本公开涉及半导体器件，例如涉及三维半导体器件及其形成方法。
背景技术：
为了提高各种产品的价格竞争力，对半导体器件的提高的集成度的需求已经增加。为了提高半导体器件的集成度，已经提出了新的三维半导体器件。
技术实现要素：
本公开的一方面可以提供具有提高的可靠性的三维半导体器件及其形成方法。
本公开的一方面可以提供具有提高的耐久性的三维半导体器件及其形成方法。
根据本公开的一方面，提供一种三维半导体器件。三维半导体器件包括包含第一区域和第二区域的基板。三维半导体器件包括第一栅电极和第二栅电极，第一栅电极和第二栅电极顺序地堆叠在基板的第一区域上并且平行于基板的表面且在从第一区域到第二区域的第一方向上延伸。第一栅电极和第二栅电极中的每个包括设置在第一区域上的第一单元栅极部分，并且包括在第一方向上从第一单元栅极部分延伸的第一栅极延伸部分和第二栅极延伸部分。第一栅电极包括第一焊盘部分，而第二栅电极包括第二焊盘部分。三维半导体器件包括设置在基板的第一区域上并穿透第一栅电极和第二栅电极的沟道结构。第二栅电极的第二焊盘部分设置在第二栅电极的第二栅极延伸部分的端部上，而第二栅电极包括设置在第二栅电极的第一栅极延伸部分的端部上的突出部分。
根据本公开的一个方面，提供一种三维半导体器件。三维半导体器件包括包含第一区域和第二区域的基板。三维半导体器件包括第一主分离图案和第二主分离图案，第一主分离图案和第二主分离图案设置在基板上并且交叉基板的第一区域和第二区域。三维半导体器件包括设置在第一主分离图案与第二主分离图案之间并形成堆叠栅极组的栅电极。栅电极顺序地堆叠在基板的第一区域上在从第一区域到第二区域的方向上延伸。三维半导体器件包括至少一个次分离图案，其被设置在基板的第二区域上、设置在第一主分离图案与第二主分离图案之间、并且穿透设置在基板的第二区域上的栅电极。栅电极的每个包括在基板的第二区域上的焊盘部分。焊盘部分比设置在第一区域上的栅电极中的每个更厚并且接触所述至少一个次分离图案。
根据本公开的一方面，提供一种三维半导体器件。三维半导体器件包括：基板，包括第一区域和第二区域；第一主分离图案和第二主分离图案，设置在基板上并且交叉基板的第一区域和第二区域；栅电极，设置在第一主分离图案与第二主分离图案之间并且形成堆叠栅极组，栅电极顺序地堆叠在基板的第一区域上、在从第一区域到第二区域的方向上延伸、并且包括在基板的第二区域上的焊盘部分；至少一个次分离图案，设置在基板的第二区域上、设置在第一主分离图案与第二主分离图案之间、并且穿透设置在基板的第二区域上的栅电极；以及在焊盘部分上的接触插塞。接触插塞在从焊盘部分的上表面到焊盘部分的内部的方向上延伸，并且焊盘部分接触至少一个次分离图案。
根据本公开的一方面，提供一种三维半导体器件。三维半导体器件包括：基板，包括第一区域和第二区域；第一主分离图案和第二主分离图案，设置在基板上并且交叉基板的第一区域和第二区域；栅电极，设置在第一主分离图案与第二主分离图案之间并且形成多个堆叠栅极组，栅电极顺序地堆叠在基板的第一区域上并且在从第一区域到第二区域的方向上延伸；第一上虚设图案和第二上虚设图案，第一上虚设图案和第二上虚设图案设置在所述多个堆叠栅极组中的最上面的堆叠栅极组上，第一上虚设图案在从第一区域到第二区域的方向上延伸，第二上虚设图案被设置为与交叠第一区域的栅电极间隔开；缓冲线，设置在第一上虚设图案上；串选择线，设置在缓冲线上，串选择线包括下串选择线和在下串选择线上的上串选择线。下串选择线的焊盘部分和第一上虚设图案的焊盘部分被布置为具有在第一方向上从第一区域向下形成的台阶结构，并且第二上虚设图案的焊盘部分具有在垂直于第一方向的第二方向上向下形成的台阶结构。
根据本公开的一方面，提供一种形成半导体器件的方法。该方法包括：在包括第一区域和第二区域的基板上形成模结构，模结构包括交替地且重复地堆叠的层间绝缘层和牺牲层；通过图案化模结构在基板的第二区域上形成台阶；通过形成穿透模结构的第一主分离沟槽和第二主分离沟槽以及在第一主分离沟槽与第二主分离沟槽之间形成至少一个次分离沟槽而暴露模结构的牺牲层，所述至少一个次分离沟槽穿透台阶的一部分，所述至少一个次分离沟槽穿透的牺牲层利用牺牲焊盘部分和牺牲突出部分形成并设置为由所述至少一个次分离沟槽彼此间隔开；由栅极替代已经暴露的牺牲层，栅极包括通过替代牺牲焊盘部分而形成的焊盘部分以及通过替代牺牲突出部分而形成的突出部分；以及形成分别填充第一主分离沟槽和第二主分离沟槽的第一主分离图案和第二主分离图案以及填充所述至少一个次分离沟槽的次分离图案。
根据本公开的一方面，提供一种形成半导体器件的方法。该方法包括：在包括第一区域和第二区域的基板上形成模结构，模结构包括交替地且重复地堆叠的层间绝缘层和牺牲层；通过图案化模结构在基板的第二区域上形成台阶；在台阶的上表面上形成与牺牲层接触的牺牲图案；通过形成穿透模结构的第一主分离沟槽和第二主分离沟槽以及在第一主分离沟槽与第二主分离沟槽之间形成至少一个次分离沟槽而暴露模结构的牺牲层和牺牲图案；由栅极替代已经暴露的牺牲层及牺牲图案；以及形成分别填充第一主分离沟槽和第二主分离沟槽的第一主分离图案和第二主分离图案以及填充所述至少一个次分离沟槽的次分离图案。
附图说明
从以下结合附图的详细描述，本公开的以上及其它方面、特征和其它优点将被更清楚地理解。
图1是根据本公开的一示例实施方式的三维半导体器件的示意框图。
图2是根据本公开的一示例实施方式的三维半导体器件的存储单元阵列的电路图。
图3是根据本公开的一示例实施方式的三维半导体器件的部件的示意俯视图。
图4是图3的区域的一示例的俯视图。
图5是三维地示出图4的区域“b”的透视图。
图6是图5的部件的分解透视图。
图7a是沿图4的线i-i'截取的剖视图。
图7b是沿图4的线ii-ii'截取的剖视图。
图7c是沿图4的线iii-iii'截取的剖视图。
图8是根据一示例实施方式的三维半导体器件的部件的示意剖视图。
图9是图7a的区域“c”的局部放大图。
图10是图7b的区域“d”的局部放大图。
图11是根据一修改示例实施方式的三维半导体器件的部件的示意俯视图。
图12是沿图11的线ii-ii'截取的剖视图。
图13是根据一修改示例实施方式的三维半导体器件的部件的示意分解透视图。
图14a是根据一修改示例实施方式的三维半导体器件的一示例的局部放大图。
图14b是根据一修改示例实施方式的三维半导体器件的一修改示例的局部放大图。
图14c是根据一修改示例实施方式的三维半导体器件的另一修改示例的局部放大图。
图15是根据一修改示例实施方式的三维半导体器件的部件的示意俯视图。
图16a是沿图15的线i-i'截取的剖视图。
图16b是沿图15的线ii-ii'截取的剖视图。
图17是示出根据示例实施方式的形成三维半导体器件的方法的流程图。
图18a、图18b、图19a、图19b、图21a和图21b是示出根据示例实施方式的形成三维半导体器件的方法的剖视图。
图20a、图20b、图22a和图22b是示出根据本公开的示例实施方式的形成三维半导体器件的方法的局部放大图。
具体实施方式
现在将参照附图在下文中更全面地描述本公开，在附图中示出了各种实施方式。然而，本发明可以以许多不同的形式被实现，并且不应该被解释为限于在此阐述的示例实施方式。这些示例实施方式仅是示例，并且许多实施方案和变化是可能的，其不需要这里提供的细节。还应强调，本公开提供替代示例的细节，但是这样的替代的列举不是穷尽的。此外，各种示例之间的细节的一致性不应该被解释为要求这样的细节，列出这里描述的每个特征的每个可能的变化是不切实际的。在确定本发明的要求时应当参考权利要求的语言。
除非上下文另行指示，否则术语第一、第二、第三等用作标记以将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分(其可以是类似的或者可以不是类似的)区分开。因此，以下在说明书的一个部分(或权利要求)中讨论的第一元件、部件、区域、层或部分可以在说明书的另外的部分(或另外的权利要求)中被称作第二元件、部件、区域、层或部分。
将理解，当一元件被称为“连接”或“联接”到另外的元件，或者在另外的元件“上”时，它能直接连接或联接到所述另外的元件或者直接在所述另外的元件上，或者可以存在居间元件。相反，当一元件被称为“直接连接”或“直接联接”到另外的元件，或者“接触”另外的元件或“与”另外的元件“接触”时，没有居间元件存在。用来描述元件之间的关系的其它词语应当以类似的方式被解释(例如“在之间”和“直接在之间”、“邻近于”和“直接邻近于”等)。
当在这里使用时，描述为被“电连接”的物体被配置为使得电信号能从一个物体传递到另一物体，除非另有指示。因此，物理连接到不允许电流穿过的无源电绝缘部件(例如印刷电路板的预浸料层、连接两个装置的电绝缘粘合剂、电绝缘的底部填充物或模层等)的无源电传导部件(例如导线、焊盘、内部电线等)不被电连接到该部件。
参照图1至图16b，根据示例实施方式的三维半导体器件将被描述。参照图1至图10，根据一示例实施方式的三维半导体器件将被描述。根据一示例实施方式的三维半导体器件可以参照作为整体的图1至图10被描述，但是为了其更容易理解或描述将参照图1至图10中的每个或其组合被描述。因此，即使在三维半导体器件参照图1至图10中的每个或其组合被描述的情况下，图1至图10当中不直接被描述的其他附图也可以被认为示出了该三维半导体器件。
参照图1，根据一示例实施方式的三维半导体器件1将被描述。图1是根据本公开的一示例实施方式的三维半导体器件的示意框图。
当在这里使用时，半导体器件可以指诸如半导体芯片(例如形成在管芯上的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装基板上的一个或更多个半导体芯片的半导体封装、或者包括多个封装的层叠封装器件。这些器件可以使用球栅阵列、引线键合、穿通基板通路或其它电连接元件形成，并且可以包括诸如易失性存储器件或非易失性存储器件的存储器件。
参照图1，三维半导体器件1可以包括存储单元阵列2、行解码器3、页缓冲器4、列解码器5和控制电路6。存储单元阵列2可以包括多个存储块blk。
存储单元阵列2可以包括布置成多个行和多个列的多个存储单元。存储单元阵列2中包括的多个存储单元可以通过多个字线wl、至少一个公共源极线csl、多个串选择线ssl、至少一个地选择线gsl等被电连接到行解码器3。多个存储单元可以通过多个位线bl电连接到页缓冲器4和列解码器5。在一示例实施方式中，布置在相同行中的多个存储单元可以连接到公共字线wl，而布置在相同列中的多个存储单元可以连接到公共位线bl。
行解码器3可以连接到多个存储块blk，并且可以将驱动信号提供到根据块选择信号选择的存储块blk的字线wl。例如，行解码器3可以从外部源接收地址信息addr，并且解码已经接收到的地址信息addr，从而确定要被提供给电连接到存储单元阵列2的字线wl、公共源极线csl、串选择线ssl和地选择线gsl的至少一部分。
页缓冲器4可以通过位线bl电连接到存储单元阵列2。页缓冲器4可以连接到根据由列解码器5解码的地址选择的位线bl。页缓冲器4可以根据操作模式临时存储要被存储在存储单元中的数据或者可以检测存储在存储单元中的数据。例如，页缓冲器4在程序的操作模式中可以作为写入驱动器电路被操作，并且在读取模式中可以作为感测放大器电路被操作。页缓冲器4可以从控制逻辑接收电能(例如电压或电流)以被传输到已经被选择的位线bl。
列解码器5可以在页缓冲器4与外部器件(例如存储控制器)之间提供数据传输路径。列解码器5可以解码从外部源输入的地址以选择位线bl中的一个。列解码器5可以连接到存储块blk，并且可以将数据信息提供到根据块选择信号选择的存储块blk的位线bl。
控制电路6可以控制三维半导体器件1的整体操作。控制电路6可以接收控制信号和外部电压，并且可以根据已经接收到的控制信号被操作。控制电路6可以包括使用外部电压产生内部操作所需的电压(例如编程电压、读取电压、擦除电压等)的电压发生器。控制电路6可以响应于控制信号控制读取操作、写入操作和/或擦除操作。
参照图2，图1所示的三维半导体器件(图1的1)的存储单元阵列(图1的2)的电路将被描述。图2是存储单元阵列2的示意电路图。根据一示例实施方式的三维半导体器件可以包括垂直nand闪速存储器件。
参照图2，存储单元阵列(图1的2)可以包括多个存储单元串s，其包括串联连接的n个存储单元mc1至mcn以及串联连接到存储单元mc1至mcn的彼此相反端的地选择晶体管gst和串选择晶体管sst。串联连接的n个存储单元mc1至mcn可以分别被连接到n个字线wl1至wln用于选择存储单元mc1至mcn。
在一示例实施方式中，在多个存储单元串s的每个串中，下虚设单元可以设置在地选择晶体管gst与第一存储单元mc1之间。
在一示例实施方式中，在多个存储单元串s的每个串中，虚设单元或缓冲单元可以被设置在串选择晶体管sst与第n存储单元mcn之间。例如，电连接到虚设栅极或虚设字线的虚设存储单元可以不具有如同正常存储单元一样在其间传输数据的到位线的任何连接。或者或另外地，在一些实施方式中，虚设单元可以是到不被电激活以接收读取和/或写入电压的字线的存储单元，和/或可以是其数据被存储控制器忽略的存储单元。这样，无论数据是否被存储在虚设存储单元中，虚设存储单元可以不导致这样的虚设存储单元中的任何数据与存储器件外部的源的通信。
地选择晶体管gst的栅极端子可以连接到地选择线gsl，而源极端子可以连接到公共源极线csl。串选择晶体管sst的栅极端子可以连接到串选择线ssl，而源极端子可以连接到存储单元mcn的漏极端子。图2示出单个地选择晶体管gst和单个串选择晶体管sst被连接到串联连接的n个存储单元mc1至mcn的结构。或者，多个地选择晶体管gst或多个串选择晶体管sst也可以连接于此。
在一示例实施方式中，虚设线或缓冲线bul可以设置在字线wl1至wln当中的最上面的字线wln与串选择线ssl之间。如上所述，根据示例实施方式，虚设单元或缓冲单元可以设置在串选择晶体管sst与第n存储单元mcn之间。该布置可以在构成存储块的多个存储单元串s的每个串中重复。例如，串中的虚设单元被放置成共同连接到虚设字线或缓冲线bul。在一些实施方式中，施加到未选择字线的相同或更低的电压可以被施加到虚设字线。
串选择晶体管sst的漏极端子可以连接到多个位线bl1至blm。当信号通过串选择线ssl施加到串选择晶体管sst的栅极端子时，通过位线bl1至blm施加的信号可以被传送到串联连接的n个存储单元mc1至mcn以执行数据读取操作和数据写入操作。此外，具有预定电平的擦除电压可以通过形成在基板中的阱区域被施加，从而执行擦除记录在存储单元mc1至mcn中的数据的擦除操作。
根据一示例实施方式的三维半导体器件可以包括至少一个虚设串ds。虚设串ds可以被提供为包括与位线bl1至blm电隔离的虚设沟道的串。
随后，参照图3，图1中描述的存储单元阵列(图1的2)的存储块blk的示意描述将被提供。图3是根据一示例实施方式的三维半导体器件的部件的示意俯视图。
参照图3，图1中描述的存储单元阵列(图1的2)可以包括包含第一存储块blk1和第二存储块blk2的一对存储块2blk。第一存储块blk1可以相对于第二存储块blk2具有镜像对称结构或左右对称结构。
存储单元阵列(图1的2)的存储块blk可以以一对存储块2blk被重复布置的方式形成。因此，存储单元阵列(图1的2)的存储块blk可以包括在一方向(y方向)上重复布置的存储块的对2blk。
存储单元阵列(图1的2)的存储块blk可以被以线性方式提供并在第一方向(x方向)上延伸的主分离图案ms分开。例如，第一存储块blk1和第二存储块blk2的每个可以设置在彼此相邻设置的一对主分离图案ms之间。
第一次分离图案asa、第二次分离图案asb和单元次分离图案asc可以设置在一对主分离图案ms之间。第一次分离图案asa可以设置在第二次分离图案asb之间。单元次分离图案asc可以具有与第一次分离图案asa相对的端部。
随后，参照图4和图5以及图3，在图2中描述的一对存储块(图2的标记为2blk的每对)将被描述。图4是图3的区域的一示例的俯视图，而图5是三维地示出图4的区域“b”的透视图。
参照图4和图5以及图3，主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc可以设置在具有第一区域a1(例如第一区)和第二区域a2(例如第二区)的基板10上。主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc可以形成为具有相同的宽度(例如在y方向上)和高度(例如在z方向)。
主分离图案ms可以以线性方式提供，并且可以平行于基板10的表面10s并在第一方向(x方向)上延伸。由主分离图案ms限制的存储单元阵列(图1的2)的存储块blk可以布置在垂直于第一方向(x方向)并平行于基板10的表面10s的第二方向(y方向)上。基板10可以被提供为使用诸如硅材料等的半导体材料形成的半导体基板。
主分离图案ms可以交叉基板10的第一区域a1和第二区域a2。例如，主分离图案ms可以沿着第一区域a1(例如第一区)和第二区域a2(例如第二区)两者连续地延伸。因此，主分离图案ms可以形成在基板10的第一区域a1和第二区域a2上。
第一次分离图案asa和第二次分离图案asb可以形成在基板10的第二区域a2上。因此，第一次分离图案asa和第二次分离图案asb可以交叠基板10的第二区域a2并且可以不交叠基板10的第一区域a1。
单元次分离图案asc可以形成在基板10的第一区域a1上。因此，单元次分离图案asc可以交叠基板10的第一区域a1并且可以不交叠基板10的第二区域a2。单元次分离图案asc和第一次分离图案asa可以具有彼此面对的端部并且可以被设置为彼此间隔开(例如在x方向上)。
布置在垂直于基板10的表面10s并垂直于第一方向(x方向)和第二方向(y方向)的第三方向(z方向)上的栅电极70可以设置在基板10的第一区域a1和第二区域a2上。层间绝缘层12可以设置在基板10上。层间绝缘层12可以插置在栅电极70之间以及在栅电极70与基板10之间。层间绝缘层12可以使用硅氧化物形成。
主分离图案ms可以穿透栅电极70并且允许栅电极70被设置为彼此间隔开。因此，栅电极70可以设置在主分离图案ms之间。
单元次分离图案asc可以穿透设置在基板10的第一区域a1上的栅电极70，而第一次分离图案asa和第二次分离图案asb可以穿透设置在基板10的第二区域a2上的栅电极70。设置在彼此相邻设置的主分离图案ms之间的栅电极70可以形成单个存储块blk。
栅电极70当中的最上面的栅电极可以设置在基板10的第一区域a1上。例如，栅电极70当中的最上面的栅电极可以交叠基板10的第一区域a1并且可以不交叠基板10的第二区域a2。
栅电极70当中的最上面的栅电极可以被主分离图案ms和单元次分离图案asc以及设置在主分离图案ms与单元次分离图案asc之间的串分离图案ss分开。设置为通过主分离图案ms、单元次分离图案asc和串分离图案ss彼此间隔开的栅电极可以被提供为上述串选择线(图2的ssl)。串分离图案ss的每个可以设置在彼此相邻设置的单个主分离图案ms与单元次分离图案asc之间。
栅电极70当中的最下面的栅电极可以被提供为上述的地选择线(图2的gsl)。栅电极70当中的设置在地选择线gsl与串选择线ssl之间的栅极电极可以包括上述的n个字线(图2的wl1至wln)。在一个实施方式中，n个字线(图2的wl1至wln)可以被称为字线wl。字线wl可以在第一区域a1上通过单元次分离图案asc分开，并且可以在第二区域a2上通过第一次分离图案asa和第二次分离图案asb分开。存储单元(图2的mc1至mcn)可以设置在第一区域a1上。
在一示例实施方式中，栅电极70当中的设置在字线wl与串选择线ssl之间的栅电极可以被提供为上述缓冲线(图2的bul)。
栅电极70可以具有暴露的端部。栅电极70的暴露的端部可以被定义为焊盘部分。栅电极70的焊盘部分可以被提供为其厚度大于栅电极70的厚度的部分。例如，它们可以被描述为凸起部分。
栅电极70当中与串选择线ssl对应的栅电极的暴露的焊盘部分70s可以设置在相同的水平处，例如在离基板10的表面10s的均一的高度处。栅电极70当中与缓冲线bul对应的栅电极的暴露的焊盘部分70f可以设置在离基板10的表面10s的均一的高度处。
设置在缓冲线bul与基板10之间的栅电极70的一部分或全部可以形成堆叠栅极组sg。
堆叠栅极组sg的每个可以包括多个栅电极70。例如，堆叠栅极组sg的每个可以包括多个字线wl。
堆叠栅极组sg当中的设置在相对较低部分中的下堆叠栅极组sgb的栅电极70的焊盘部分70p可以比堆叠栅极组sg当中的设置在相对较高部分中的上堆叠栅极组sga的栅电极70的焊盘部分70p在第一方向(x方向)上突出得更远。例如，堆叠栅极组sg的每个的栅电极70的焊盘部分70p可以被布置为具有向下形成的台阶结构，以在沿着第一方向(x方向)相邻的焊盘之间在第一方向(x方向)上具有第一高度hc的高度差。例如，相邻堆叠栅极组sg的焊盘部分70p可以被布置为具有向下形成的台阶结构(例如从最靠近串选择线ssl的焊盘部分70p开始)，使得x方向上的相邻的焊盘部分70p在第一方向(x方向)上从第一区域a1具有第一高度hc的高度差。
主分离图案ms可以包括第一主分离图案ms1和设置在第一主分离图案ms1的任一侧上的第二主分离图案ms2。例如，第一主分离图案ms1可以设置在第二主分离图案ms2之间。如上所述，每个堆叠栅极组sg的栅电极70的焊盘部分70p可以被布置为具有形成在相邻焊盘部分70p之间的台阶结构，以在相邻焊盘部分70p之间在第二方向(y方向)上具有第二高度差hb。例如，当在y方向上从标记为70p-1的焊盘部分70p横过到焊盘部分70p-n时，每个随后的相邻焊盘部分可以具有增加的高度差hb，直到到达一个或更多个中间焊盘部分，在此之后，每个随后的相邻焊盘部分可以具有减小的高度差hb直到焊盘部分70p-n。在形成相邻的堆叠栅极组sg的栅电极70的第一方向(x方向)上的相邻焊盘部分70p可以布置为具有向下形成第一高度hc的台阶结构，第一高度hc大于在从第一主分离图案ms1到第二主分离图案ms2的方向上的单个堆叠栅极组sg的相邻焊盘部分70p之间在垂直于第一方向的第二方向(例如y方向)上的第二高度hb，其中第一方向和第二方向两者平行于基板10的表面10s。第二高度hb和第一高度hc指高度的相对差值。术语“第一高度”和“第二高度”被用作标记并且可以彼此互换。
由在第二方向(y方向)上每个堆叠栅极组sg的栅电极70的焊盘部分70p的第二高度hb所示的台阶可以具有比由在第一方向(x方向)上堆叠栅极组sg的栅电极70的焊盘部分70p的第一高度hc所示的台阶更小的高度。例如，第一高度hc对应于下堆叠栅极组sgb的栅电极70的焊盘部分70p的一焊盘部分的顶表面与上堆叠栅极组sga的栅电极70的焊盘部分70p的在第一方向(x方向)上延伸的相应焊盘部分的顶表面之间在第三方向(z方向)上的距离。第二高度hb对应于下堆叠栅极组sgb或上堆叠栅极组sga的栅电极70的在第二方向(y方向)上延伸的相邻焊盘部分70p的顶表面之间在第三方向(z方向)上的距离。在一些实施方式中，在第一方向(x方向)上彼此相邻的两个焊盘部分70p之间在第三方向(z方向)上的第一高度hc的距离大于在第二方向(y方向)上彼此相邻的两个焊盘部分70p之间在第三方向(z方向)上的第二高度hb的距离。
由堆叠栅极组sg的栅电极70的在第一方向(x方向)上的焊盘部分70p的第一高度hc所示的台阶可以大于由设置在比堆叠栅极组sg更高水平处的串选择线ssl与在第一方向(x方向)上的、设置在串选择线ssl的下部上的缓冲线bul的焊盘部分70p之间的第三高度ha所示的台阶。
堆叠栅极组sg当中的任何堆叠栅极组sg将参照图6被描述。图6是图5的部件的分解透视图。
参照图6，堆叠栅极组sg当中的任何单个堆叠栅极组sg可以包括在第三方向(z方向)上顺序布置并且设置为彼此间隔开的多个栅电极70。
形成堆叠栅极组sg的每个栅电极70可以包括第一单元栅极部分80a、第二单元栅极部分80b、第一栅极延伸部分82a、第二栅极延伸部分82b、第三栅极延伸部分83a、第四栅极延伸部分83b和栅极连接部分81。
第一单元栅极部分80a和第二单元栅极部分80b可以被单元次分离图案(图4的asc)分开以被设置为彼此间隔开。
第一栅极延伸部分82a和第二栅极延伸部分82b可以从第一单元栅极部分80a延伸。第一栅极延伸部分82a和第二栅极延伸部分可以被第二次分离图案(图4的asb)中的任一个分开以被设置为彼此间隔开。
第三栅极延伸部分83a和第四栅极延伸部分83b可以从第二单元栅极部分80b延伸。第三栅极延伸部分83a和第四栅极延伸部分83b可以被第二次分离图案(图4的asb)中的任一个分开以被设置为彼此间隔开。
彼此相邻设置的第二栅极延伸部分82b与第三栅极延伸部分83a可以被第一次分离图案(图4的asa)分开以被设置为彼此间隔开。
栅极连接部分81可以将第一单元栅极部分80a和第二单元栅极部分80b连接到第一栅极延伸部分82a、第二栅极延伸部分82b、第三栅极延伸部分83a和第四栅极延伸部分83b。
栅电极70可以包括焊盘部分70p。例如，栅电极70的第一栅极延伸部分82a、第二栅极延伸部分82b、第三栅极延伸部分83a和第四栅极延伸部分83b可以包括焊盘部分70p。
焊盘部分70p可以不彼此交叠。栅电极70可以包括形成在第一栅电极70a、第二栅电极70b、第三栅电极70c和第四栅电极70d的端部上的第一焊盘部分70pa、第二焊盘部分70pb、第三焊盘部分70pc和第四焊盘部分70pd。因此，单个堆叠栅极组sg中的焊盘部分70p的数量可以等于形成堆叠栅极组sg的堆叠栅电极的数量。
第一单元栅极部分80a、第二单元栅极部分80b、第一栅极延伸部分82a、第二栅极延伸部分82b、第三栅极延伸部分83a、第四栅极延伸部分83b以及栅极连接部分81可以具有基本上相同的厚度。焊盘部分70p可以比第一单元栅极部分80a、第二单元栅极部分80b、第一栅极延伸部分82a、第二栅极延伸部分82b、第三栅极延伸部分83a、第四栅极延伸部分83b和栅极连接部分81的每个更厚。
形成堆叠栅极组sg的每个的第一栅电极70a、第二栅电极70b、第三栅电极70c和第四栅电极70d当中的最上面的第四栅电极70d可以包括形成在第四栅极延伸部分83b的端部上的第四焊盘部分70pd。第一栅电极70a、第二栅电极70b和第三栅电极70c的第四栅极延伸部分83b可以设置在第四栅电极70d的第四焊盘部分70pd下面。
第三栅电极70c可以包括形成在第三栅极延伸部分83a的端部上的第三焊盘部分70pc。第一栅电极70a和第二栅电极70b的第三栅极延伸部分83a可以设置在第三栅电极70c的第三焊盘部分70pc下面。
第二栅电极70b可以包括形成在第二栅极延伸部分82b的端部上的第二焊盘部分70pb。第一栅电极70a的第二栅极延伸部分82b可以设置在第二栅电极70b的第二焊盘部分70pb下面。
第一栅电极70a可以包括形成在第一栅极延伸部分82a的端部上的第一焊盘部分70pa。焊盘部分70p的每个可以包括设置在第一方向(x方向)上的第一侧70x和设置在第二方向(y方向)上的第二侧70y。
沟道结构(图4的40c)可以设置在基板10的第一区域a1上。沟道结构40c可以设置在穿透栅电极70和层间绝缘层12的沟道孔40h中。参照图7a、图7b和图7c，将描述电连接到沟道结构(图4的40c)的位线接触插塞、电连接到栅电极70的栅接触插塞、电连接到上述位线接触插塞和栅接触插塞的位线bl和栅线、主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc。图7a是沿图4的线i-i'截取的剖视图，图7b是沿图4的线ii-ii'截取的剖视图，并且图7c是沿图4的线iii-iii'截取的剖视图。
参照图7a、图7b和图7c，可电连接到沟道结构40c的位线接触插塞87可以设置在沟道结构40c上。电连接到焊盘部分70p的栅接触插塞86可以设置在栅电极70的焊盘部分70p上。覆盖栅电极70的盖绝缘结构ins可以设置在基板10上。栅接触插塞86的侧表面可以被盖绝缘结构ins围绕。
电连接到位线接触插塞87的位线bl可以设置在位线接触插塞87上。可电连接到栅接触插塞86的栅线92可以设置在栅接触插塞86上。栅接触插塞86和位线接触插塞87可以是例如由诸如金属的导电材料形成的导电插塞。
主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc可以穿透栅电极70和层间绝缘层12，以延伸到盖绝缘结构ins的内部。主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc中的每个可以包括芯部分62和覆盖芯部分62的侧表面的间隔物部分60。
在一示例实施方式中，芯部分62可以使用导电材料(例如多晶硅、钨(w)、金属氮化物等)形成。间隔物部分60可以使用绝缘材料(例如硅氧化物等)形成。
杂质区域58可以设置在基板10中的芯部分62下面。杂质区域58可以使用具有与基板10的邻近于杂质区域58设置的区域的导电类型不同的导电类型的材料形成。例如，杂质区域58可以具有n型导电性，而基板10的邻近于杂质区域58设置的区域可以具有p型导电性。杂质区域58可以被提供为公共源极线(图2的csl)。杂质区域58可以被电连接到芯部分62。
沟道结构40c可以设置在沟道孔40h中，沟道孔40h在垂直于基板10的表面10s的第三方向(z方向)上延伸并穿透栅电极70和层间绝缘层12。沟道结构40c的一示例将参照图8被描述。图8是根据一示例实施方式的三维半导体器件的部件的示意剖视图。
参照图8，沟道结构40c的每个可以包括半导体图案42、芯图案50、焊盘图案52、半导体层48、第一电介质层46和信息存储层44。半导体图案42可以与基板10接触。半导体图案42可以具有面对用作地选择线gsl的栅电极70的侧表面。半导体图案42可以设置在比可用作字线wl的栅电极70的水平更低的水平处。半导体图案42可以被提供为可使用选择性外延生长(seg)工艺形成的外延材料层。例如，半导体图案42可以使用单晶硅形成。
芯图案50可以设置在半导体图案42上并且可以使用绝缘材料(例如硅氧化物等)形成。焊盘图案52可以设置在芯图案50上。焊盘图案52可以具有n型导电性并且可以被提供为晶体管的漏极端子。焊盘图案52可以使用多晶硅形成。焊盘图案52可以设置在比可用作串选择线ssl的最上面的栅电极70的水平更高的水平处。
半导体层48可以覆盖芯图案50的侧表面和底表面。芯图案50和半导体层48可以穿透串选择线ssl和字线wl。半导体层48可以与半导体图案42接触。半导体层48可以被称为沟道层。半导体层48可以使用多晶硅层形成。半导体层48可以在焊盘图案52的侧表面上延伸。
第一电介质层46可以设置在半导体层48的外侧表面上。信息存储层44可以设置在第一电介质层46与栅电极70之间。设置在栅电极70的上表面和下表面上并且在沟道结构40c与栅电极70之间延伸的第二电介质层72可以被设置。
第一电介质层46可以被提供为隧道电介质。第一电介质层46可以包括硅氧化物和/或杂质掺杂硅氧化物。信息存储层44可以被提供为用于将信息存储在诸如闪速存储器件等的非易失性存储器件中的层。例如，信息存储层44可以使用诸如硅氮化物的材料形成，根据非易失性存储器件(诸如闪速存储器件)的操作条件通过第一电介质层46捕获并保留从半导体层48注入的电子，或者擦除捕获在信息存储层44中的电子。第二电介质层72可以形成为包括高k电介质(例如铝氧化物(alo)等)。第二电介质层72可以被提供为阻挡电介质。
栅电极70的每个可以包括第一导电层76和第二导电层78。第一导电层76可以覆盖第二导电层78的上表面和下表面，以在第二导电层78与沟道结构40c之间延伸。
栅电极70的焊盘部分70p和栅接触插塞86将参照图9和图10被描述。图9是图7a的区域“c”的局部放大图，而图10是图7b的区域“d”的局部放大图。
参照图9和10，如图6所述，焊盘部分70p的每个可以包括设置在第一方向(x方向)上的第一侧70x和设置在第二方向(y方向)上的第二侧70y。此外，如上所述，焊盘部分70p可以被提供为其在第三方向(z方向)上的厚度大于栅电极70在第三方向(z方向)上的厚度的部分。
栅接触插塞86可以与焊盘部分70p的上表面接触以延伸到焊盘部分70p的内部。栅接触插塞86可以包括阻挡物层88a和插塞层88b。阻挡物层88a可以被设置为围绕具有柱形式的插塞层88b的侧表面和底表面。阻挡物层88a可以包括金属性氮化物(例如钛氮化物(tin)等)，而插塞层88b可以包括金属(例如w等)。
栅接触插塞86可以穿透焊盘部分70p的第一导电层76以延伸到第二导电层78的内部。第一导电层76可以使用阻挡物金属(例如tin等)形成，而第二导电层78可以使用具有比第一导电层76的电特性更好的电特性的金属(例如w等)形成。因此，由于栅接触插塞86可以与第二导电层78直接接触，并且栅接触插塞86与第二导电层78接触的面积可以增加，所以栅接触插塞86与焊盘部分70p之间的电阻水平可以降低。因此，根据示例实施方式，可以提供具有改善的电阻特性的三维半导体器件。此外，由于具有增加的厚度的焊盘部分70p可以与栅接触插塞86稳定接触，所以可以提高根据示例实施方式的三维半导体器件的可靠性和耐久性。
如上所述，主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc中的每个可以包括芯部分62和覆盖芯部分62的侧表面的间隔物部分60。将参照图10描述上述邻近于间隔物部分60和层间绝缘层12设置的栅电极70以及芯部分62和间隔物部分60。
参照图10，间隔物部分60可以在栅电极70的方向上突出。栅电极70的端部可以在第二方向(y方向)上比层间绝缘层12更远地凹入。因此，在主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc当中，在彼此相邻设置的两个分离图案之间的栅电极70的宽度可以比层间绝缘层12的宽度更窄。
根据一示例实施方式，在设置于第一次分离图案asa与第二次分离图案asb之间并设置于缓冲线bul下面的栅电极70当中，栅电极的暴露部分或最上面的栅电极的一部分可以被提供为焊盘部分70p，但是本公开不限于此。例如，栅电极70的一部分可以包括突出部分。在设置于第一次分离图案asa与第二次分离图案asb之间并设置于缓冲线bul下面的栅电极70当中，最上面的栅电极的一部分可以被提供为栅电极70的突出部分。栅电极70的突出部分将参照图11至图14c被描述。图11是根据一修改示例实施方式的三维半导体器件的部件的示意俯视图；图12是沿图11的线ii-ii'截取的剖视图；图13是根据一修改示例实施方式的三维半导体器件的部件的示意分解透视图；图14a是根据一修改示例实施方式的三维半导体器件的一示例的局部放大图；图14b是根据一修改示例实施方式的三维半导体器件的一修改示例的局部放大图；图14c是根据一修改示例实施方式的三维半导体器件的另一修改示例的局部放大图。由于除了图11至图14c中的栅电极70的突出部分之外的其余部件与参照图1至图10描述的相同，图1至图10中提供的描述将被省略。因此，未在图11至图14c中单独描述的部件可以被解释为图1至图10中描述的部件。
参照图11和图12，栅电极70的一部分可以具有与第一次分离图案asa和第二次分离图案asb接触的突出部分74。例如，形成如图5所述的堆叠栅极组sg的栅电极70可以具有突出部分74。栅电极70的突出部分74可以被设置为与主分离图案ms间隔开。
如上所述，主分离图案ms可以包括第一主分离图案ms1和第二主分离图案ms2。在可形成堆叠栅极组sg的栅电极70中，栅电极70的焊盘部分70p可以被布置为具有在从第一主分离图案ms1到第二主分离图案ms2的方向上向下形成的台阶结构。
形成设置在彼此相邻设置的两个主分离图案ms之间的堆叠栅极组sg的栅电极70的突出部分74可以与设置在两个主分离图案ms之间的第一次分离图案asa和第二次分离图案asb接触。与上述第一次分离图案asa和第二次分离图案asb接触的栅电极70的突出部分74可以与第一次分离图案asa和第二次分离图案asb的面对第二主分离图案ms2的侧表面接触。栅电极70的焊盘部分70p可以与第一次分离图案asa和第二次分离图案asb的面对第一主分离图案ms1的侧表面接触。
形成堆叠栅极组sg当中的任何堆叠栅极组sg的栅电极70将参照图13被描述。图13的栅电极70将基于图6中描述的第一栅电极70a、第二栅电极70b、第三栅电极70c和第四栅电极70d被描述。
参照图13，如图6所示，单个堆叠栅极组sg可以包括第一栅电极70a、第二栅电极70b、第三栅电极70c和第四栅电极70d。在第一栅电极70a、第二栅电极70b、第三栅电极70c和第四栅电极70d当中，最下面的第一栅电极70a可以不包括突出部分74，而第一栅电极70a上的第二栅电极70b、第三栅电极70c和第四栅电极70d可以包括突出部分74。
形成单个堆叠栅极组sg的第一栅电极70a、第二栅电极70b、第三栅电极70c和第四栅电极70d当中的最上面的第四栅电极70d可以包括形成在第四栅极延伸部分83b的端部上的第四焊盘部分70pd以及形成为从第三栅极延伸部分83a的一部分在第一方向(x方向)上延伸的突出部分74d。
第三栅电极70c可以包括形成在第三栅极延伸部分83a的端部上的第三焊盘部分70pc以及从第二栅极延伸部分82b的一部分延伸的突出部分74c。
第二栅电极70b可以包括形成在第二栅极延伸部分82b的端部上的第二焊盘部分70pb以及从第一栅极延伸部分82a的一部分延伸的突出部分74b。
因此，突出部分74b、74c和74d可以被设置为与第二栅电极70b、第三栅电极70c和第四栅电极70d的焊盘部分70pb、70pc和70pd间隔开，并且可以被连接到第二栅电极70b、第三栅电极70c和第四栅电极70d。
就突出部分74b、74c和74d以及焊盘部分70pb、70pc和70pd而言，其宽度可以在第一方向(x方向)上相同。例如，突出部分74b、74c和74d在第一方向(x方向)上的宽度可以与焊盘部分70pb、70pc和70pd在第一方向(x方向)上的宽度相同。就突出部分74b、74c和74d以及焊盘部分70pb、70pc和70pd而言，其宽度可以在第二方向(y方向)上不同。例如，焊盘部分70pb、70pc和70pd在第二方向(y方向)上的宽度可以大于突出部74b、74c和74d在第二方向(y方向)上的宽度。第二栅电极70b、第三栅电极70c和第四栅电极70d中的突出部分74b、74c和74d的每个可以包括其厚度在第一方向(x方向)上增加的部分。在水平方向上邻近于突出部分74b、74c和74d设置的焊盘部分70pa、70pb和70pc可以包括其厚度在第一方向(x方向)上增加的部分，并且包括其厚度在垂直于第一方向(x方向)的方向(例如如图14a所示的第二方向(y方向))上增加的部分。第四栅电极70d的焊盘部分70pd可以包括其厚度在第一方向(x方向)上增加的部分，并且可以不包括其厚度在第二方向(y方向)上增加的部分。
突出部分74的组成材料和结构可以根据突出部分74在第二方向(y方向)上的宽度而变化。上述突出部分74的各种示例将分别参照图14a、图14b和图14c被描述。图14a、图14b和图14c的每个是图12的区域“e”的局部放大图。
首先，参照图14a，突出部分74的每个可以包括栅电极70和第二电介质层72。例如，突出部分74的每个可以包括第一导电层76、第二导电层78和第二电介质层72。突出部分74的每个的第一导电层76可以覆盖第二导电层78的下表面和上表面，以在第二导电层78的侧表面与盖绝缘结构ins之间延伸。突出部分74的每个的第二电介质层72可以插置在第一导电层76与盖绝缘结构ins之间，并且可以在第一导电层76与层间绝缘层12之间延伸。
参照图14b，突出部分74的每个可以包括第一导电层76和第二电介质层72。第二电介质层72可以插置在第一导电层76与盖绝缘结构ins之间，并且可以在第一导电层76与层间绝缘层12之间延伸。
参照图14c，突出部分74的每个可以包括第二电介质层72。突出部分74的第二电介质层72可以具有从栅电极70的一部分延伸的形式。
如参照图1至图14c所述，根据示例实施方式，堆叠栅极组sg当中的最上面的堆叠栅极组sga可以直接被设置在缓冲线bul下面。此外，地选择线gsl可以被包括在堆叠栅极组sg当中的最下面的堆叠栅极组(例如下堆叠栅极组sgb)中，但是本公开不限于此。例如，上虚设图案可以被另外地设置在堆叠栅极组sg当中的最上面的堆叠栅极组sga与缓冲线bul之间。下虚设图案和地选择线gsl可以设置在最下面的堆叠栅极组sg与基板10之间。如上所述的设置虚设图案和地选择线gsl的示例将参照图15、图16a和图16b被描述。图15是根据一修改示例实施方式的三维半导体器件的部件的示意俯视图；图16a是沿图15的线i-i'截取的剖视图；图16b是沿图15的线ii-ii'截取的剖视图。
在下文中，参照图15、图16a和图16b，将仅提供基于图11至图14a中的描述的附加的描述。因此，与图11至图14a以及图1至图10中描述的部件重叠的部件的描述将被省略。因此，参照图15、图16a和图16b描述的部件当中未单独描述的部件可以被解释为图1至图10和图11至图14a中描述的部件。
参照图15、图16a和图16b，第一上虚设图案dma和第二上虚设图案dmb可以设置在堆叠栅极组sg当中的最上面的堆叠栅极组(例如上堆叠栅极组sga)上。第一上虚设图案dma可以在从第一区域a1到第二区域a2的方向上延伸。缓冲线bul可以设置在第一上虚设图案dma上。
在一个实施方式中，第二上虚设图案dmb可以不交叠基板10的第一区域a1，并且可以设置在基板10的第二区域a2上。在另一实施方式中，第二上虚设图案dmb可以被设置为与交叠第一区域a1的栅电极70间隔开。
串选择线ssl可以包括设置在不同水平处的至少两个层。例如，串选择线ssl可以包括下串选择线ssl_l和在下串选择线ssl_l上的上串选择线ssl_h。上串选择线ssl_h可以不包括其厚度已经增加的焊盘部分，而下串选择线ssl_l可以包括其厚度已经在其端部上增加的焊盘部分70s。因此，上串选择线ssl_h可以形成为具有均匀的厚度，而下串选择线ssl_l可以形成为具有其厚度已经增加的端部，例如焊盘部分70s。
下串选择线ssl_l的焊盘部分70s和第一上虚设图案dma的焊盘部分70b1可以被布置为具有在第一方向(x方向)上从第一区域a1向下形成的台阶结构。第二上虚设图案dmb可以包括具有在第一上虚设图案dma的方向上向下形成的台阶结构的焊盘部分70b2。下虚设图案dmc可以包括具有在第一方向(x方向)上从第一区域a1向下形成的台阶结构的焊盘部分70b3，而地选择线gsl可以包括在地选择线gsl的最下部处在最外侧上的焊盘部分70g。
图16b中的区域“e”可以具有与图12中的区域“e”相同的结构。因此，参照图13、图14a、图14b和图14c提供的图12的区域“e”中的突出部分74的描述可以被等同地应用于图16b的区域“e”中的突出部分74。
随后，将参照图17描述根据示例实施方式的形成三维半导体器件的方法。图17是示出根据示例实施方式的形成三维半导体器件的方法的流程图。
参照图17，在s10中，包括交替地且重复地堆叠的层间绝缘层和牺牲层的模结构可以被形成。在s15中，第一台阶可以通过执行第一图案化工艺被形成。在s20中，第二台阶可以通过执行第二图案化工艺形成。第一台阶和第二台阶可以具有在彼此垂直的方向上向下形成的结构。在s25中，牺牲图案可以形成在第一台阶和第二台阶的端部的牺牲层上。在s30中，盖绝缘层可以被形成。盖绝缘层可以覆盖模结构和牺牲图案。在s35中，沟道结构可以被形成。沟道结构可以穿透模结构。在s40中，穿透模结构并暴露牺牲层和牺牲图案的沟槽可以被形成。在s45中，牺牲层和牺牲图案可以由栅极替代。在s50中，填充沟槽的分离图案可以被形成。在s55中，连接结构可以被形成。
根据参照图17描述的示例实施方式的形成三维半导体器件的方法的一示例将参照图18a至图22b以及图11被描述。图18a、图19a和图21a是沿图11的线i-i'截取的剖视图；图18b、图19b和图21b是沿图11的线ii-ii'截取的剖视图；图20a和图20b是图19a的区域“f”的局部放大图；并且图22a和图22b是图21b的区域“d”的局部放大图。
参照图11、图17、图18a和图18b，在s10中，包括交替地且重复地堆叠的层间绝缘层12和牺牲层14的模结构可以被形成。模结构可以形成在基板10上。基板10可以被提供为半导体基板。基板10可以包括第一区域a1和第二区域a2。牺牲层14可以使用硅氮化物形成，而层间绝缘层12可以使用硅氧化物形成。
在s15中，第一台阶s1a和s1b可以通过执行第一图案化工艺形成。在s20中，第二台阶s2可以通过执行第二图案化工艺形成。第一图案化工艺和第二图案化工艺可以对模结构执行。因此，模结构可以包括具有在不同方向上向下形成的台阶结构的第一台阶s1a和s1b以及第二台阶s2。第一台阶s1a和s1b以及第二台阶s2可以形成在基板10的第二区域a2上。
第一台阶s1a和s1b可以形成为具有在彼此相反的方向上从其任何一个部分(例如中央部分)向下形成的结构。第一台阶s1a和s1b可以具有向下形成第一高度h1的台阶结构，而第二台阶s2可以具有向下形成大于第一高度h1的第二高度h2的台阶结构。
上台阶us可以形成在模结构的上部区域中。上台阶us可以被提供为串选择线(图5、图7a和图7b的ssl)和缓冲线(图5和图7a的bul)的台阶。第一台阶s1a和s1b以及第二台阶s2可以被提供为堆叠栅极组(图5、图7a和图7b的sg)的台阶。
在一示例实施方式中，在形成上台阶us之后，第一台阶s1a和s1b以及第二台阶s2可以通过图案化设置在上台阶us下面的层间绝缘层12和牺牲层14而被形成在基板10的第二区域a2上。上述图案化工艺可以使用光致抗蚀剂图案执行。例如，在形成光致抗蚀剂图案之后，模结构的在光致抗蚀剂图案下面的部分被蚀刻，并且光致抗蚀剂图案的尺寸被减小。使用利用减小的光致抗蚀剂图案重复地蚀刻模结构的一部分的方法，第一台阶s1a和s1b、第二台阶s2和上台阶us可以被形成。
在一示例实施方式中，层间绝缘层12可以在第一台阶s1a和s1b、第二台阶s2和上台阶us中被暴露。
参照图11、图17、图19a和图19b，层间绝缘层12的暴露部分可以从第一台阶s1a和s1b、第二台阶s2以及上台阶us去除。因此，牺牲层14可以在第一台阶s1a和s1b、第二台阶s2以及上台阶us中被暴露。
随后，在s25中，牺牲图案可以形成在暴露于第一台阶s1a和s1b、第二台阶s2以及上台阶us中的牺牲层14上。形成牺牲图案的方法的一示例将参照图20a和图20b被描述。
参照图11、图17、图19a和图19b以及图20a，牺牲绝缘层20可以形成在包括第一台阶s1a和s1b、第二台阶s2以及上台阶us的基板上。牺牲绝缘层20可以使用具有与牺牲层14的选择性蚀刻等级相似或相等的选择性蚀刻等级的材料形成。例如，牺牲绝缘层20可以使用硅氮化物形成。牺牲绝缘层20可以以沉积在第一台阶s1a和s1b、第二台阶s2以及上台阶us的侧表面上的牺牲绝缘层20的厚度比沉积在第一台阶s1a和s1b、第二台阶s2以及上台阶us的上表面上的牺牲绝缘层20的厚度更薄的方式形成。
参照图11、图17、图19a和图19b以及图20b，牺牲图案20a可以通过部分地蚀刻牺牲绝缘层(图20a的20)而形成。牺牲图案20a可以形成在牺牲层14的暴露部分的上表面上，例如在台阶结构的上表面上。牺牲绝缘层(图20a的20)的部分蚀刻可以包括牺牲绝缘层(图20a的20)的各向同性蚀刻。因此，在牺牲绝缘层(图20a的20)中，设置在台阶结构的侧表面上并且具有相对较薄的厚度的牺牲绝缘层(图20a的20)可以首先被去除。设置在台阶结构的上表面上并且具有相对较厚的厚度的牺牲绝缘层(图20a的20)可以保留以被形成为牺牲图案20a。
参照图11、图17、图21a和图21b，第一盖绝缘层30可以被形成。第一盖绝缘层30可以形成在包括牺牲图案20a的基板上。在一示例实施方式中，牺牲层14当中的最上面的牺牲层可以被去除。然而，去除最上面的牺牲层的操作可以被省略。
可以形成覆盖模结构的第一盖绝缘层30和第二盖绝缘层35。
沟道结构40c可以形成在基板10的第一区域a1上。沟道结构40c可以在第三方向(z方向)上从基板10的表面延伸。沟道结构40c可以形成在穿透模结构的层间绝缘层12、牺牲层14和第二盖绝缘层35的沟道孔40h中。形成沟道结构40c可以包括在由沟道孔40h暴露的基板10上形成半导体图案、在半导体图案上的沟道孔40h的侧壁上形成信息存储层和第一电介质层、形成共形地覆盖沟道孔40h的半导体层、形成部分地填充半导体层上的沟道孔40h的芯图案、以及形成填充芯图案上的沟道孔40h的其余部分的焊盘图案。因此，可以形成具有与图8中描述的结构相同的结构的沟道结构40c。覆盖沟道结构40c的第三盖绝缘层53可以形成在第二盖绝缘层35上。
在s40中，可以形成穿透第二盖绝缘层35、第三盖绝缘层53和模结构并暴露牺牲层14和牺牲图案20a的沟槽。用于形成图11中描述的主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc的沟槽可以形成在与图11中描述的主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc相同的位置中。
沟槽可以包括主分离沟槽55m以及在主分离沟槽55m之间的次分离沟槽55ab和55aa。
主分离沟槽55m可以包括第一主分离沟槽55m1和第二主分离沟槽55m2。第一主分离沟槽55m1可以设置在第二主分离沟槽55m2之间。次分离沟槽55ab和55aa也可以被称为第一次分离沟槽55aa和第二次分离沟槽55ab。第一次分离沟槽55aa可以设置在第一主分离沟槽55m1与第二主分离沟槽55m2之间，并且第二次分离沟槽55ab可以设置在第一次分离沟槽55aa与第一主分离沟槽55m1和第二主分离沟槽55m2之间。
主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab可以暴露牺牲层14和牺牲图案20a。
牺牲图案20a的一部分可以被主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab切割，使得牺牲图案20a可以被暴露。将参照图22a描述牺牲图案20a的一部分照此被切割的一示例。
参照图22a，主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab可以交叉要切割的牺牲图案20a。牺牲图案20a的部分20c和牺牲层14的部分14c可以通过主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab被去除，使得牺牲图案20a和牺牲层14可以被暴露。
牺牲图案20a当中由主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab分开的部分可以与牺牲层14一起形成牺牲焊盘部分14p。牺牲图案20a当中的由主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab分开的剩余部分可以与牺牲层14一起形成牺牲突出部分14pr。
参照图11、图12、图14a和图17以及图21a、图21b和图22a，牺牲层14和牺牲图案20a可以由栅极替代。例如，由栅极替代牺牲层14和牺牲图案20a可以包括：通过选择性地去除由主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab暴露的牺牲层14和牺牲图案20a形成空的空间；顺序形成第二电介质层72和栅电极70；填充空的空间并覆盖主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab的侧壁；以及蚀刻设置在主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab中的第二电介质层72和栅电极70。第二电介质层72和栅电极70可以被蚀刻以留在空的空间中。在一示例实施方式中，栅电极70可以被蚀刻成具有比层间绝缘层12的宽度更窄的宽度。
在一示例实施方式中，牺牲焊盘部分14p可以由栅电极70的焊盘部分70p和与焊盘部分70p接触的第二电介质层72替代，如图14a所述。
在一示例实施方式中，牺牲突出部分14pr可以由栅电极70的突出部分74替代，如图14a所述。
牺牲突出部分14pr在第二方向(y方向)上的宽度l可以根据形成三维半导体器件的半导体工艺所需的工艺余量确定。例如，在牺牲突出部分14pr在第二方向(y方向)上的宽度l减小的情况下，牺牲突出部分14pr可以由栅电极70的突出部分74替代，如图14b所述。在牺牲突出部分14pr在第二方向(y方向)上的宽度l被进一步减小的情况下，牺牲突出部分14pr可以由栅电极70的突出部分74替代，如图14c所述。
在一修改示例实施方式中，如图22b所述，第一次分离沟槽55aa和第二次分离沟槽55ab可以在第二方向(y方向)上切割牺牲焊盘部分14p的端部，从而不形成牺牲突出部分14pr。如上所述地形成的牺牲焊盘部分14p可以由栅电极70的焊盘部分70p和与焊盘部分70p接触的第二电介质层72替代，如图10所述。
参照图11、图12、图14a和图17，杂质区域58可以形成在由主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab暴露的基板10中。填充主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab的主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc可以被形成。形成主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc可以包括在主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab的侧壁上形成间隔物部分60并且形成填充主分离沟槽55m、第一次分离沟槽55aa和第二次分离沟槽55ab的芯部分62。间隔物部分60可以使用诸如硅氧化物等的绝缘材料形成。芯部分62可以使用诸如w、多晶硅等的导电材料形成。杂质区域58可以通过形成间隔物部分60然后执行离子注入工艺而形成。因此，主分离图案ms、第一次分离图案asa、第二次分离图案asb和单元次分离图案asc可以被形成，如图11、图12和图14a所述。
随后，在s55中，可以形成连接结构。由于提供了三维半导体器件的结构的描述，所以形成连接结构可以包括在沟道结构40c上形成位线接触插塞87、在焊盘部分70s、70f和70p上形成栅接触插塞86、以及在位线接触插塞87和栅接触插塞86上形成位线bl和栅线92。
如上所述，根据本公开的示例实施方式，提高集成度、可靠性和耐久性的三维半导体器件及其形成方法被提供。
虽然以上已经示出和描述了示例实施方式，但是对于本领域技术人员来说将明显的是，能进行修改和变化而不背离如由所附权利要求限定的本公开的范围。
本申请要求享有2017年3月9日在韩国知识产权局提交的韩国专利申请第10-2017-0029854号的优先权权益，其公开通过引用全文在此合并。