集成电路以及其制作方法与流程

本发明涉及一种集成电路以及其制作方法，尤其是涉及一种具有金属-绝缘层-金属(metal-insulator-metal，mim)电容器的集成电路以及其制作方法。

背景技术：

在现代社会中，由集成电路(integratedcircuit，ic)所构成的微处理系统早已被普遍应用于生活中的各个层面，许多电子设备例如个人电脑、移动电话、家电用品等均有集成电路的应用。随着科技的日益精进以及各种新兴电子产品的持续开发，集成电路在设计上也朝向多元化、精密化、小型化等方向发展。

在目前的电子产品中，大多是以各种半导体技术在硅基底上形成电路元件，例如金属氧化物半导体晶体管(metaloxidesemiconductortransistor，mostransistor)、电容器(capacitor)或电阻器(resistor)等。各种电路元件可彼此电连接而形成复杂的电路系统。一般而言，电容结构可由一上电极、一介电层以及一下电极所构成。传统的电容结构是设置在硅基底以上的金属层间介电层(inter-metaldielectriclayer，imdlayer)中，且具有「金属-绝缘层-金属(metal-insulator-metal，mim)」的结构。然而，随着电子产品的功能与效能要求持续增加，集成电路的复杂度与集成度也相对地升高，导致能形成电容结构的空间逐渐缩小，也因此限制了电容值的大小，造成在集成电路设计上的困难。

技术实现要素：

本发明提供了一种集成电路以及其制作方法，在一沟槽中形成具有底板、第一图案化介电层以及中板所构成的第一金属-绝缘层-金属(metal-insulator-metal，mim)电容器，并于中板上形成第二图案化介电层与上板而构成第二金属-绝缘层-金属电容器，由此达到提升电容值与电容密度的效果。

本发明的一实施例提供一种集成电路，包括一第一绝缘层、一底板、一第一图案化介电层、一中板、一第二图案化介电层以及一上板。一第一沟槽贯穿第一绝缘层。底板部分设置于第一绝缘层上且部分设置于第一沟槽中。第一图案化介电层设置于底板上，且至少部分的第一图案化介电层设置于第一沟槽中。中板设置于第一图案化介电层上，且至少部分的中板设置于第一沟槽中。底板、第一图案化介电层以及中板构成一第一金属-绝缘层-金属电容器。第二图案化介电层设置于中板上。上板设置于第二图案化介电层上。中板、第二图案化介电层以及上板构成一第二金属-绝缘层-金属电容器，且底板与上板电连接。

本发明的一实施例提供一种集成电路的制作方法，包括下列步骤。首先，形成一第一沟槽贯穿一第一绝缘层。形成一底板，底板部分形成于第一绝缘层上且部分形成于第一沟槽中。在底板上形成一第一图案化介电层，且至少部分的第一图案化介电层形成于第一沟槽中。在第一图案化介电层上形成一中板，且至少部分的中板形成于第一沟槽中。底板、第一图案化介电层以及中板形成一第一金属-绝缘层-金属电容器。在中板上形成一第二图案化介电层，且于第二图案化介电层上形成一上板。中板、第二图案化介电层以及上板形成一第二金属-绝缘层-金属电容器，且底板与上板电连接。

附图说明

图1为本发明第一实施例的集成电路的示意图；

图2至图7为本发明第一实施例的集成电路的制作方法示意图，其中

图2为图1之后的状况示意图；

图3为图2之后的状况示意图；

图4为图3之后的状况示意图；

图5为图4之后的状况示意图；

图6为图5之后的状况示意图；

图7为图6之后的状况示意图。

图8为本发明第二实施例的集成电路的示意图；

图9为本发明第三实施例的集成电路的示意图。

主要元件符号说明

10介电层

11导电层

11c连接结构

20第一绝缘层

21第一层

22第二层

31第一金属层

31p底板

32第一介电层

32p第一图案化介电层

33第二金属层

33p中板

34第二介电层

34p第二图案化介电层

35第三金属层

35p上板

41第一掩模层

42第二掩模层

43第三掩模层

50第二绝缘层

61阻障层

62低电阻材料层

91第一图案化制作工艺

92第二图案化制作工艺

101-103集成电路

c1第一金属-绝缘层-金属电容器

c2第二金属-绝缘层-金属电容器

s1第一连接结构

s2第二连接结构

s3第三连接结构

tr1第一沟槽

tr2第二沟槽

tr3第三沟槽

tr4第四沟槽

tr5第五沟槽

tr6第六沟槽

z厚度方向

具体实施方式

请参阅图1。图1所绘示为本发明第一实施例的集成电路的示意图。如图1所示，本实施例的集成电路101包括一第一绝缘层20、一底板31p、一第一图案化介电层32p、一中板33p、一第二图案化介电层34p以及一上板35p。一第一沟槽tr1贯穿第一绝缘层20。底板31p部分设置于第一绝缘层20上且部分设置于第一沟槽tr1中。第一图案化介电层32p设置于底板31p上，且至少部分的第一图案化介电层32p设置于第一沟槽tr1中。中板33p设置于第一图案化介电层32p上，且至少部分的中板33p设置于第一沟槽tr1中。底板31p、第一图案化介电层32p以及中板33p构成一第一金属-绝缘层-金属(metal-insulator-metal，mim)电容器c1。第二图案化介电层34p设置于中板33p上。上板35p设置于第二图案化介电层34p上。中板33p、第二图案化介电层34p以及上板35p构成一第二金属-绝缘层-金属电容器c2，且底板31p与上板35p电连接。

在本实施例的集成电路101中，第一金属-绝缘层-金属电容器c1可至少部分设置于第一沟槽tr1中，且底板31p与第一图案化介电层32p可共形地(conformally)形成于第一沟槽tr1的表面上，由此增加于第一金属-绝缘层-金属电容器c1中第一图案化介电层32p被底板31p以及中板33p夹设的面积大小，进而可在有限的空间内达到增加第一金属-绝缘层-金属电容器c1的电容量与电容密度的效果。换句话说，至少部分的第一金属-绝缘层-金属电容器c1可被视为一种3d金属-绝缘层-金属电容结构，但并不以此为限。此外，底板31p与中板33p可分别被视为第一金属-绝缘层-金属电容器c1中的下电极与上电极，而中板33p与上板35p可分别被视为第二金属-绝缘层-金属电容器c2中的下电极与上电极。也就是说，第一金属-绝缘层-金属电容器c1与第二金属-绝缘层-金属电容器c2可共用中板33p而达到结构与制作工艺简化的效果。此外，第一金属-绝缘层-金属电容器c1与第二金属-绝缘层-金属电容器c2可一并进行操作，而由于底板31p与上板35p电连接，故进行操作时底板31p与上板35p所被施加的电位大体上相同。换句话说，第一金属-绝缘层-金属电容器c1与第二金属-绝缘层-金属电容器c2可被视为一体的电容结构，第一金属-绝缘层-金属电容器c1通过至少部分形成于第一沟槽tr中来达到提升电容量的效果，而第二金属-绝缘层-金属电容器c2则可通过于第一金属-绝缘层-金属电容器c1的上电极(也就是中板33p)上形成第二图案化介电层34p与上板35p所构成，由此可达到于有限的空间内更进一步增加电容量与电容密度的效果。

在一些实施例中，集成电路101可还包括一导电层11设置于第一绝缘层20之下，第一沟槽tr1可设置于导电层11上，且位于第一沟槽tr1内的底板31p可与导电层11接触而形成电连接，但并不以此为限。此外，导电层11可设置于一介电层10中，而第一绝缘层20可设置于介电层10与导电层11上。在一些实施例中，第一绝缘层20可为单层或多层堆叠结构，例如第一绝缘层20可包括一第一层21以及设置于第一层21上的一第二层22。第一层21、第二层22以及介电层10可分别包括氧化硅、氮氧化硅、低介电常数(lowdielectricconstant，low-k)材料或其他适合的介电材料。在一些实施例中，第一绝缘层20以及介电层10可为设置于一基底(未绘示)上的层间介电层，例如金属层间介电层(inter-metaldielectriclayer，imdlayer)，但并不以此为限。上述的基底可包括半导体基底或非半导体基底，半导体基底可包括例如硅基底、硅锗半导体基底或硅覆绝缘(silicon-on-insulator,soi)基底等，而非半导体基底可包括玻璃基底、塑胶基底或陶瓷基底等，但并不以此为限。此外，在形成介电层10与第一绝缘层20之前，可视需要于基底上形成其他元件例如晶体管等，而第一金属-绝缘层-金属电容器c1与第二金属-绝缘层-金属电容器c2可通过导电层11或/及由导电层11所形成的连接结构11c与其他元件电连接，但并不以此为限。

如图1所示，在一些实施例中，上板35p于第一绝缘层20的一厚度方向z上的投影面积可小于中板33p于第一绝缘层20的厚度方向z上的投影面积，但并不以此为限。此外，在一些实施例中，中板33p可部分设置于第一绝缘层20上且部分设置于第一沟槽tr1中，且第二图案化介电层34p可设置于第一沟槽tr1之外，而此状况下的第二金属-绝缘层-金属电容器c2可被视为一种平面式电容器，但并不以此为限。换句话说，在一些实施例中，第一沟槽tr1可被底板31p、第一图案化介电层32p以及中板33p填满，而第二金属-绝缘层-金属电容器c2的第二图案化介电层34p与上板35p则未形成于第一沟槽tr1中。此外，上板35p上可视需要设置单层或多层的掩模层(例如图1所示的第一掩模层41、第二掩模层42与第三掩模层43)，而集成电路101可还包括一第二绝缘层50设置于第一绝缘层20与上板35p上，第二绝缘层50可于第一绝缘层20的厚度方向z上覆盖第一金属-绝缘层-金属电容器c1、第二金属-绝缘层-金属电容器c2、第一掩模层41、第二掩模层42与第三掩模层43。

在一些实施例中，集成电路101可还包括一第三沟槽tr3、一第四沟槽tr4、一第五沟槽tr5、一第一连接结构s1以及一第二连接结构s2。第三沟槽tr3可贯穿第二绝缘层50、第三掩模层43、第二掩模层42以及第一掩模层41，用以暴露出部分的上板35p。第四沟槽tr4可贯穿第二绝缘层50以及第一绝缘层20并暴露出部分的导电层11。第五沟槽tr5可贯穿第三掩模层43、第二掩模层42以及第二图案化介电层34p而暴露出部分的中板33p。在一些实施例中，第三沟槽tr3与第四沟槽tr4的上部可彼此相连，而第一连接结构s1可设置于第三沟槽tr3以及第四沟槽tr4中。第一连接结构s1可通过第三沟槽tr3而与上板35p接触并形成电连接，第一连接结构s1可通过第四沟槽tr4而与导电层11接触并形成电连接，故底板31p可因此通过导电层11以及第一连接结构s1而与上板35p电连接。此外，在一些实施例中，第二连接结构s2可设置第五沟槽tr5中，故第二连接结构s2可设置于中板33p上且与中板33p接触并形成电连接。第二连接结构s2与第一连接结构s1较佳是彼此电性分离，用于分别对中板33p、上板35p与底板31p施加电位信号，但并不以此为限。

请参阅图1至图7。图2至图7所绘示为本发明第一实施例的集成电路的制作方法示意图，而图1可被视为绘示了图7之后的状况示意图。如图1所示，本实施例的集成电路101的制作方法可包括下列步骤。首先，形成第一沟槽tr1贯穿第一绝缘层20。然后，形成底板31p、第一图案化介电层32p、中板33p、第二图案化介电层34p以及上板35p。底板31p可部分形成于第一绝缘层20上且部分形成于第一沟槽tr1中。，第一图案化介电层32p形成于底板31p上，且至少部分的第一图案化介电层32p形成于第一沟槽tr1中。中板33p形成于第一图案化介电层32p上，且至少部分的中板33p形成于第一沟槽tr1中。第二图案化介电层34p形成于中板33p上，而上板35p形成于第二图案化介电层34p上。底板31p、第一图案化介电层32p以及中板33p形成第一金属-绝缘层-金属电容器c1，而中板33p、第二图案化介电层34p以及上板35p形成第二金属-绝缘层-金属电容器c2，且底板31p与上板35p电连接。

进一步说明，本实施例的集成电路101的制作方法可包括但并不限于下列步骤。首先，如图2所示，形成第一沟槽tr1贯穿第一绝缘层20而暴露出部分的导电层11。然后，如图3所示，依序形成一第一金属层31、一第一介电层32、一第二金属层33、一第二介电层34、一第三金属层35以及第一掩模层41。上述的导电层11、第一金属层31、第二金属层33以及第三金属层35的材料可分别钨、铝(aluminum，al)、铜(copper，cu)、铝化钛(titaniumaluminide，tial)、钛(titanium，ti)、氮化钛(titaniumnitride，tin)、钽(tantalum，ta)、氮化钽(tantalumnitride，tan)、氧化铝钛(titaniumaluminumoxide，tialo)等或其他适合的导电材料。第一介电层32与第二介电层34可包括氧化硅、氮氧化硅、高介电常数(highdielectricconstant，high-k)材料或其他适合的介电材料。上述的高介电常数材料可包括例如氧化铪(hafniumoxide,hfo2)、硅酸铪氧化合物(hafniumsiliconoxide,hfsio4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride,hfsion)、氧化铝(aluminumoxide,al2o3)、氧化钽(tantalumoxide,ta2o5)、氧化锆(zirconiumoxide,zro2)或其他适合的高介电常数材料。

在一些实施例中，第一金属层31可共形地形成于第一绝缘层20上以及第一沟槽tr1内，第一介电层32可共形地形成于第一金属层31上，第二金属层33可形成于第一介电层32上，第二介电层34可形成于第二金属层33上，而第三金属层35可形成于第二介电层34上。在一些实施例中，第一沟槽tr1可被第一金属层31、第一介电层32以及第二金属层33填满，而第二介电层34与第三金属层35可未形成于第一沟槽tr1中，但并不以此为限。接着，如图4所示，在形成第三金属层35之后，进行一第二图案化制作工艺92，第三金属层35可被第二图案化制作工艺92图案化而成为上述的上板35p。在一些实施例中，第二图案化制作工艺92可包括黄光制作工艺与蚀刻制作工艺，而第一掩模层41可用于蚀刻制作工艺中定义上板35p，但并不以此为限。然后，如图4至图5所示，在第二图案化制作工艺92之后，可形成第二掩模层42与第三掩模层43覆盖第二介电层34、上板35p以及第一掩模层41。

接着，如图4至图6所示，进行一第一图案化制作工艺91，第一金属层31可被第一图案化制作工艺91图案化而成为上述的底板31p，第一介电层32可被第一图案化制作工艺91图案化而成为上述的第一图案化介电层32p，第二金属层33可被第一图案化制作工艺91图案化而成为上述的中板33p，且第二介电层34可被第一图案化制作工艺91图案化而成为上述的第二图案化介电层34p。在一些实施例中，第一图案化制作工艺91可包括黄光制作工艺与蚀刻制作工艺，而第二掩模层42或/及第三掩模层43可用于蚀刻制作工艺中定义底板31p、第一图案化介电层32p、中板33p以及第二图案化介电层34p，但并不以此为限。换句话说，底板31p、第一图案化介电层32p、中板33p以及第二图案化介电层34p可于第一绝缘层20的厚度方向z上具有大体上相同的投影面积，但并不以此为限。此外，由于中板33p上须保留形成连接结构的空间，故上板35p于第一绝缘层20的厚度方向z上的投影面积较佳是小于中板33p于第一绝缘层20的厚度方向z上的投影面积。此外，由于第一沟槽tr1可被第一金属层31、第一介电层32以及第二金属层33填满，而第二介电层34与第三金属层35可未形成于第一沟槽tr1中，故由第二金属层33进行图案化而形成的中板33p可部分形成于第一介电层32上且部分形成于第一沟槽tr1中，且第二图案化介电层34p与上板35p可形成于第一沟槽tr1之外，但并不以此为限。

值得说明的是，本发明的底板31p、第一图案化介电层32p、中板33p、第二图案化介电层34p以及上板35p的形成方式并不以上述方法为限。举例来说，在一些实施例中，上板35p可由第二图案化制作工艺92所定义，而底板31p、第一图案化介电层32p、中板33p与第二图案化介电层34p可一并由于第二图案化制作工艺92之后所进行的第一图案化制作工艺91所定义。然而，在另一些实施例中，底板31p、第一图案化介电层32p、中板33p与第二图案化介电层34p也可视需要于上板35p之前形成，或者底板31p、第一图案化介电层32p、中板33p、第二图案化介电层34p以及上板35p也可视需要通过相同或不同的图案化制作工艺来形成。

接着，如图7所示，可于第一绝缘层20与上板35p上形成第二绝缘层50。第二绝缘层50可于第一绝缘层20的厚度方向z上覆盖第一金属-绝缘层-金属电容器c1、第二金属-绝缘层-金属电容器c2、第一掩模层41、第二掩模层42与第三掩模层43。然后，可形成一第六沟槽tr6以及上述的第三沟槽tr3、第四沟槽tr4与第五沟槽tr5。第六沟槽tr6可贯穿覆盖于连接结构11c上的第一绝缘层20与第二绝缘层50而暴露出至少部分的连接结构11c。然后，如图1所示，在第三沟槽tr3以及第四沟槽tr4中形成上述的第一连接结构s1，在第五沟槽tr5中形成上述的第二连接结构s2，且于第六沟槽中形成一第三连接结构s3。第一连接结构s1可通过第三沟槽tr3与第四沟槽tr4而分别与上板35p以及导电层11接触并形成电连接，故底板31p可通过导电层11以及第一连接结构s1而与上板35p电连接。第二连接结构s2可形成于中板33p上且与中板33p接触并形成电连接，且第二连接结构s2与第一连接结构s1可彼此电性分离，但并不以此为限。第一连接结构s1、第二连接结构s2以及第三连接结构s3可分别包括一阻障层61以及一低电阻材料层62，阻障层61可包括氮化钛、氮化钽或其他适合的阻障材料，而低电阻材料层62可包括电阻率相对较低的材料例如铜、铝、钨等，但并不以此为限。此外，在一些实施例中，连接结构11c以及第三连接结构s3可为形成有半导体元件的基底上的互连(interconnection)结构，而第一连接结构s1、第二连接结构s2以及第三连接结构s3由同一制作工艺一并形成。换句话说，第一金属-绝缘层-金属电容器c1、第二金属-绝缘层-金属电容器c2的制作方法可与互连结构的制作方法整合，但并不以此为限。

下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，用以方便在各实施例间互相对照。

请参阅图8。图8所绘示为本发明第二实施例的集成电路102的示意图。如图8所示，与上述第一实施例不同的地方在于，本实施例的集成电路102可还包括一第二沟槽tr2贯穿第一绝缘层20，且部分的底板31p、部分的第一图案化介电层32p以及部分的中板33p可设置于第二沟槽tr2中。也就是说，本实施例的集成电路102的制作方法可还包括形成另一个贯穿第一绝缘层20的第二沟槽tr2，而部分的底板31p、部分的第一图案化介电层32p以及部分的中板33p可形成于第二沟槽tr2中。换句话说，第一金属-绝缘层-金属电容器c1可部分形成于多个沟槽中，由此达到更进一步增加第一金属-绝缘层-金属电容器c1的电容量与电容密度的效果。举例来说，在第一沟槽tr1与第二沟槽tr2分别的深度约为300纳米以及宽度约为100纳米的状况下，本实施例的电容量可较上述第一实施例的电容量增加约58％，但并不以此为限。

请参阅图9。图9所绘示为本发明第三实施例的集成电路103的示意图。如图9所示，与上述第一实施例不同的地方在于，本实施例的用以形成中板33p的第二金属层33可共形地形成于第一介电层32上，而用以形成第二图案化介电层34p的第二介电层34可共形地形成于第二金属层33上。因此，至少部分的第二图案化介电层34p以及至少部分的上板35p可形成于第一沟槽tr1中，而第一沟槽tr1可被底板31p、第一图案化介电层32p、中板33p、第二图案化介电层34p以及上板35p填满。在此状况下，第二金属-绝缘层-金属电容器c2也可被视为一种3d金属-绝缘层-金属电容器而可由此更进一步提升电容量与电容密度。举例来说，在第一沟槽tr1的深度约为300纳米以及宽度约为100纳米的状况下，本实施例的电容量可较上述第一实施例的电容量增加约17％，但并不以此为限。

综上所述，在本发明的集成电路以及其制作方法中，互相堆叠的第一金属-绝缘层-金属电容器与第二金属-绝缘层-金属电容器可共用中板，且底板与上板可电连接而可同时对第一金属-绝缘层-金属电容器与第二金属-绝缘层-金属电容器进行操作。因此，第一金属-绝缘层-金属电容器与第二金属-绝缘层-金属电容器可被视为一体的电容结构，其中第一金属-绝缘层-金属电容器可通过至少部分形成于沟槽中来达到提升电容量的效果，而第二金属-绝缘层-金属电容器则可通过于第一金属-绝缘层-金属电容器的上电极上再形成图案化介电层与上板所构成，由此可于有限的空间内达到更进一步增加电容量与电容密度的效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。