静电放电保护元件的制作方法

本发明涉及一种半导体元件，特别是涉及一种静电放电保护元件。

背景技术：

静电对电子产品的伤害一直是不易解决的问题，正常操作的电子产品一旦受到静电放电(electrostaticdischarge,esd)作用时，常会出现一些不稳定的现象，如功能突然失常情形等，轻者须重开机才能排除，严重者将直接造成产品损坏。为确保电子产品正常运行，常会在电子产品中增加保护元件以使其具有静电防制能力，当静电超过某一设定的安全值时，保护元件便立即做动以将过电压及过电流安全释放到接地。

现有的保护元件主要分为平台式(mesa)、平面式(planar)与沟槽式(trench)结构，其中mesa结构属于立体结构，故不利于黄光工艺中的对位曝光从而影响工艺的稳定性，无法满足小尺寸元件对于线宽与光致抗蚀剂(pr)包覆能力的要求。planar结构虽然可解决立体障碍所产生的问题，且黄光显影后的线宽也可符合元件高精准度的设计要求，但由于planar结构只能用于横向式的设计，所以必须在元件表面多设计一个接地(gnd)区域，planar结构的面积也因此比mesa结构要来的大；此外，与mesa结构相比，planar结构的防静电能力较弱。

trench结构主要是通过从表面挖出沟槽并填入绝缘层的方式来维持芯片表面的平坦性，如此可提升黄光工艺的能力，且由于trench结构与mesa结构同样为垂直导通元件，所以防静电能力大大优于planar结构，也不需要在元件表面多设计一个gnd区域从而可有效缩减整体元件的尺寸。然而，trench结构存在易产生高箝制电压(vc)的重大缺点，此可能会影响ic元件的运行。

技术实现要素：

本发明所要解决的技术问题在于，针对现有技术的不足提供一种静电放电保护元件，其能保护ic元件不受esd脉冲破坏，并确保其能在高频正常工作，以符合高频传输的需要。

为了解决上述的技术问题，本发明所采用的其中一技术方案是：一种静电放电保护元件，其包括一基底、一磊晶层、一第一内部掺杂区、一第二内部掺杂区、一第一顶部掺杂区、一第二顶部掺杂区以及一导电层。该基底具有一第一导电型，且该基底上具有一第一元件区、一第二元件区以及一设于该第一元件区与该第二元件区之间的隔离区；该磊晶层设于该基底上，且具有一不同于该第一导电型的第二导电型；该第一内部掺杂区与该第二内部掺杂区分别设于该第一元件区与该第二元件区内，且接近该基底与该磊晶层的接面，其中该第一内部掺杂区具有该第二导电型，且该第二内部掺杂区具有该第一导电型；该第一顶部掺杂区与该第二顶部掺杂区分别设于该第一元件区与该第二元件区内，且分别从该磊晶层的表面外露，其中该第一顶部掺杂区具有该第一导电型，且该第二顶部掺杂区具有该第二导电型；该导电层电性连接该第一顶部掺杂区与该第二顶部掺杂区。

进一步地，该静电放电保护元件还包括一设于该基底与该磊晶层之间的缓冲层，该缓冲层具有该第二导电型，且该第一内部掺杂区与该第二内部掺杂区进一步向下延伸至该缓冲层中。

进一步地，该第一内部掺杂区与该第二内部掺杂区进一步水平延伸至该隔离区内。

进一步地，该静电放电保护元件还包括多个绝缘沟槽，至少一该绝缘沟槽设于该隔离区内，且从该磊晶层的表面向下延伸穿过该第一内部掺杂区与该第二内部掺杂区并延伸至该基底中，另一该绝缘沟槽设于该第一元件区内，且从该磊晶层的表面向下延伸穿过该第一内部掺杂区并延伸至该基底中，再一该绝缘沟槽设于该第二元件区内，且从该磊晶层的表面向下延伸穿过该第二内部掺杂区并延伸至该基底中。

进一步地，该第一内部掺杂区包括至少两个彼此分离的部分区段以及至少一个位于所述部分区段之间且相对于该第一顶部掺杂区的通道区段。

进一步地，该静电放电保护元件还包括一隔离层，该隔离层设于该磊晶层上，该导电层设于该隔离层上，并通过该隔离层接触该第一顶部掺杂区与该第二顶部掺杂区。

进一步地，该基底具有一介于0.001欧姆-公分与0.13欧姆-公分之间的电阻率，该磊晶层具有一介于14欧姆-公分与100欧姆-公分之间的电阻率，且具有一介于2微米与6微米之间的厚度。

进一步地，该第一内部掺杂区与该第二内部掺杂区的宽度介于0.5微米至10微米之间，且掺杂浓度介于1e12原子/立方公分至1e17原子/立方公分之间。

进一步以pnp结构为例，该第一导电型为p型，且该第二导电型为n型。

进一步以npn结构为例，该第一导电型为n型，且该第二导电型为p型。

本发明的有益效果在于，本发明技术方案所提供的静电放电保护元件，其通过“将第一内部掺杂区与第二内部掺杂区分别配置于第一元件区与第二元件区内，且接近基底与磊晶层的接面，其中基底与第二内部掺杂区具有相同的传导性，而磊晶层与第一内部掺杂区具有相同的传导性”的设计，可有效降低箝制电压，并可改善工艺中自动掺杂(auto-doping)的影响以提升整体良率。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1为本发明第一实施例的静电放电保护元件的一部分的结构示意图。

图2为本发明第一实施例的静电放电保护元件的一部分的等效电路示意图。

图3为本发明第二实施例的静电放电保护元件的一部分的结构示意图。

图4为本发明第二实施例的静电放电保护元件的一部分的等效电路示意图。

具体实施方式

本发明主要涉及一种用于功率半导体元件的静电放电保护元件，其不仅利用沟槽式结构来缩小元件尺寸与提高工艺稳定性，也利用npn结构来降低箝制电压(vc)。以下是通过特定的具体实施例来说明本发明所公开有关“静电放电保护元件”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修饰与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。

第一实施例

请参阅图1，为本发明第一实施例的静电放电保护元件的一部分的结构示意图。如图所示，静电放电保护元件z1包括一基底1、一磊晶层2、一第一内部掺杂区3、一第二内部掺杂区3’、一第一顶部掺杂区4、一第二顶部掺杂区4’、一隔离层5、一第一导电层6以及一第二导电层6’。

本实施例中，基底1可为硅芯片，且具有一第一导电型，其中基底1上具有一第一元件区11、一第二元件区12以及一位于第一元件区11与第二元件区12之间的隔离区13；磊晶层2可通过外延生长方式形成于基底1的第一表面14(如顶表面)上，且具有一第二导电型，其中第二导电型不同于第一导电型，例如，当第一导电型为p型时，第二导电型即相对为n型，两者也可互换。优选地，基底1可具有一介于0.001欧姆-公分(ohm-cm)与0.13欧姆-公分之间的电阻率，磊晶层2可具有一介于14欧姆-公分与100欧姆-公分之间的电阻率，且磊晶层2可具有一介于2微米(μm)与6微米之间的厚度，以使元件满足特定的条件(如5伏特至24伏特的崩溃电压)。

第一内部掺杂区3与第二内部掺杂区3’可通过离子布植(ionimplant)与热扩散(thermaldiffusion)方式以分别形成于第一元件区11与第二元件区12内，且均位于基底1与磊晶层2的接面附近，第一内部掺杂区3具有第二导电型，且第二内部掺杂区3’具有第一导电型；优选地，第一和第二内部掺杂区3、3’的宽度介于0.5微米至10微米之间，且掺杂浓度介于1e12cm^-3至1e17cm^-3之间。

值得对其进行说明是，基底1、第一或第二内部掺杂区3、3’与磊晶层2可构成一npn结构，而此npn结构所提供的放大效应可降低元件整体的电阻值从而有效降低vc值；另，也可通过调整第一和第二内部掺杂区3、3’的结构与掺杂浓度来降低vc值；再者，由于第一和第二内部掺杂区3、3’的掺杂浓度变化会影响空乏区的大小，因此可通过调整第一和第二内部掺杂区3、3’的掺杂浓度来达到设定的电容值，其中第一或第二内部掺杂区3、3’的配置又可提高电容值的稳定性。

第一顶部掺杂区4与第二顶部掺杂区4’可通过离子布植方式以分别形成于第一元件区11与第二元件区12内，且分别从磊晶层2的表面外露；第一和第二顶部掺杂区4、4’可分别作为元件的源极区与集极区，其中第一顶部掺杂区4具有第一导电型，第一顶部掺杂区4的掺杂浓度大于磊晶层2的掺杂浓度，第一顶部掺杂区4与第一内部掺杂区3的一部分在垂直方向(磊晶层2的厚度方向)上相互重叠且相互之间保持一适当距离，以在磊晶层2中形成漂移区；类似地，第二顶部掺杂区4’具有第二导电型，第二顶部掺杂区4’的掺杂浓度大于磊晶层2的掺杂浓度，第二顶部掺杂区4’与第二内部掺杂区3’的一部分同样在垂直方向(磊晶层2的厚度方向)上相互重叠且相互之间保持一适当距离，以在磊晶层2中形成漂移区。

隔离层5可通过本领域技术人员熟知的各种方法形成于磊晶层2上，且避开第一和第二顶部掺杂区4、4’的涵盖区域，即，隔离层5具有开口(未标号)用以暴露第一和第二顶部掺杂区4、4’。第一导电层6与第二导电层6’可通过本领域技术人员熟知的各种方法来形成，以作为元件的电极，其中第一导电层6配置于隔离层5上，且接触第一和第二顶部掺杂区4、4’，以电性连接稳压电源的高压侧(如5伏特的电源)，第二导电层6’配置于基底1的第二表面15(如底表面)上，以电性连接被保护的另一个元件(如ic元件)。

基底1与磊晶层2之间可进一步形成一第二导电型的缓冲层7，此时第一和第二内部掺杂区3、3’向下延伸至缓冲层7中；磊晶层2与缓冲层7可同时通过外延生长方式形成于基底1上，其中缓冲层7的厚度较磊晶层2为薄，且掺杂浓度小于磊晶层2的掺杂浓度。

请一并参阅图1以及图2，静电放电保护元件z1中，以p型与n型为第一导电型与第二导电型，基底1、磊晶层2、第一内部掺杂区3与第一顶部掺杂区4可在第一元件区11内构成一第一控向pn二极管d1以及一与第一控向pn二极管d1串联耦合的齐纳二极管d2(zenerdiode)，且基底1、磊晶层2、第二内部掺杂区3’与第二顶部掺杂区4’可在第二元件区12内构成一第二控向pn二极管d3，其中第二控向pn二极管d3与第一控向pn二极管d1和齐纳二极管d2的组合并联耦合。

更进一步地说，静电放电保护元件z1利用多个绝缘沟槽t1、t2、t3(沟槽中填充绝缘材料)将形成第一控向pn二极管d1的磊晶层2的一部分与形成第二控向pn二极管d3的磊晶层2的另一部分隔离，这些绝缘沟槽t1、t2、t3并有助于形成齐纳二极管d2；具体的说，至少一个绝缘沟槽t1配置于隔离区13内，且从磊晶层2的表面向下延伸至基底1中，若第一和第二内部掺杂区3、3’进一步水平延伸至隔离区13内，则绝缘沟槽t1从磊晶层2的表面向下延伸穿过第一和第二内部掺杂区3、3’并延伸至基底1中，另一个绝缘沟槽t2配置于第一元件区11内，且从磊晶层2的表面向下延伸穿过第一内部掺杂区3并延伸至基底1中，再一个绝缘沟槽t3配置于第二元件区12内，且从磊晶层2的表面向下延伸穿过第二内部掺杂区3’并延伸至基底1中。

须对其进行说明是，虽然图1中显示，配置于隔离区13内的绝缘沟槽t1的数量有两个，然实际上绝缘沟槽t1的数量与位置可依实际需求而有所改变，故由图1所示绝缘沟槽t1的数量仅供举例说明，并不限定本发明。

当正向静电放电(esd)发生时，所产生的正电流ip将从连接第一导电层6的端子p1通过第一控向pn二极管d1与齐纳二极管d2流到连接第二导电层6’的端子p2；由于端子p1相对于端子p2被强加到更大的正电压，并使第一控向pn二极管d1被正向偏置且齐纳二极管d2被反向偏置，因此第一控向pn二极管d1可将端子p1、p2之间的最大电压固定到约等于齐纳二极管d2的齐纳电压(如5伏特)，以保护后端的元件不被esd所破坏。当反向esd发生时，所产生的负电流in将从端子p2通过第二控向pn二极管d3流到端子p1，且呈正向偏置的第二控向pn二极管d3可安全地处理反向esd脉冲。

第二实施例

请参阅图3，为本发明第二实施例的静电放电保护元件的一部分的剖视图。如图所示，本实施例与第一实施例的差异主要在于，静电放电保护元件z1中的第一内部掺杂区3包括至少两个彼此分离的部分区段31以及至少一个位于这些部分区段31之间且相对于第一顶部掺杂区4的通道区段32，其余技术细节均与第一实施例相同，于此不再重复赘述。

请一并参阅图3以及图4，以p型与n型为第一导电型与第二导电型，基底1、磊晶层2、第一内部掺杂区3与第一顶部掺杂区4可在第一元件区11内构成一第一控向pn二极管d1、一齐纳二极管d2以及一第二控向pn二极管d3，其中齐纳二极管d2和第二控向pn二极管d3并联耦合，且第一控向pn二极管d1与齐纳二极管d2和第二控向pn二极管d3的组合串联耦合；另，基底1、磊晶层2、第二内部掺杂区3’与第二顶部掺杂区4’可在第二元件区12内构成另一个第二控向pn二极管d3，且此第二控向pn二极管d3与第一控向pn二极管d1、齐纳二极管d2和第二控向pn二极管d3的组合并联耦合。

值得对其进行说明是，当正向静电放电(esd)发生时，所产生的正电流ip可从端子p1通过第一控向pn二极管d1与齐纳二极管d2流到端子p2，也可从端子p1通过第一控向pn二极管d1与第二控向pn二极管d3流到端子p2；据此，静电放电保护元件z1不仅可利用齐纳二极管d2的稳压特性来保护后端的元件，还可利用负电阻效应来降低vc值。

[实施例的有益效果]

本发明实施例所提供的静电放电保护元件，其通过“将第一内部掺杂区与第二内部掺杂区分别配置于第一元件区与第二元件区内，且接近基底与磊晶层的接面，其中基底与第二内部掺杂区具有相同的传导性，而磊晶层与第一内部掺杂区具有相同的传导性”的设计，可有效降低箝制电压，并可改善工艺中自动掺杂(auto-doping)的影响以提升整体良率。

承上述，本发明也可通过调整第一和第二内部掺杂区的结构与掺杂浓度来降低vc值。

再者，由于第一和第二内部掺杂区的掺杂浓度变化会影响空乏区的大小，因此本发明可通过调整第一和第二内部掺杂区的掺杂浓度来达到设定的电容值，其中第一或第二内部掺杂区的配置又可提高电容值的稳定性。

此外，本发明利用沟槽式结构，相较于平台与平面式结构可缩小元件尺寸与提高工艺稳定性。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求书的保护范围，故凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求书的保护范围内。