用于薄外延工艺静电放电保护的可控硅整流器及制备方法与流程

本发明属于超大规模集成电路静电放电（英文：Electro-Static discharge，简称：ESD）保护技术领域，涉及一种可应用于薄外延工艺中ESD保护的可控硅整流器（英文：Silicon Controlled Rectifier，简称：SCR）及其制备方法。

背景技术：

随着半导体工艺的不断发展，推动了超大规模集成电路(英文：Very Large Scale Integrated circuit，简称：VLSI)的性能也在过去的几十年里提高了5个量级。目前的集成电路芯片己具备集成数以亿计的晶体管能力，但同时工艺尺寸的缩小也面临着很多障碍，最主要的就是可靠性问题、工艺波动问题以及功耗问题。而在可靠性问题方面静电放电/静电过应力(英文：Electrostatic Discharge/Electrical OverStress，简称：ESD/EOS)则是导致集成电路(英文：Integrated Circuit，简称：IC)失效的主要原因。统计表明有近30%~50%的芯片失效是ESD/EOS导致的。

随着电路集成规模的增加，电路抗单粒子闩锁（英文：Single Event Latchup，简称：SEL）问题变得更为严峻。在高掺杂浓度P+的P型硅单晶上外延一定厚度的P-低掺杂浓度的外延层，可以降低寄生NPN晶体管的横向电阻，从而抑制互补金属氧化物半导体（英文：complementary metal oxide semiconductor，简称：CMOS）集成电路中的寄生晶闸管效应，提高抗单粒子闩锁性能。

采用薄外延材料，可以有效提高电路的抗单粒子闩锁性能，但同时会造成衬底电阻的降低，使得栅极接地NMOS管(英文：gate-grounded NMOS，简称：GGNMOS)各个叉指触发不均匀，导致常规的ESD保护结构GGNMOS器件的ESD保护能力下降，因此薄外延材料上制备的芯片无法满足ESD指标要求。

可控硅整流器被认为是面积效率最高的ESD防护器件，具有极高的鲁棒性。典型的基础横向SCR是由一个寄生的PNP晶体管和一个寄生的NPN晶体管构成，N型阱中的N+注入和P+注入构成阳极，P型衬底中的N+注入和P+注入构成阴极；阳极的P+、Nwell和Pwell分别形成PNP晶体管的发射极、基极和集电极；Nwell、Pwell和阴极的N+分别形成NPN晶体管的集电极、基极和发射极。

当ESD事件来临时，N阱与P阱反偏，SCR处于高阻状态，N阱和P阱反偏PN结承受大部分电压，N阱与P阱间流通的电流极小约为此PN结的反向饱和电流，SCR处于关闭状态。若ESD持续放电，N阱与P阱间的电压继续增大，当反向电压大于PN结的雪崩击穿电压时，产生大量电子空穴对，电流增大使得P阱与N+的压降大于0.7V，NPN晶体管导通，电流通过N阱使得PNP晶体管发射结正向偏压大于0.7V，因此PNP晶体管也开始导通。NPN晶体管与PNP晶体管存在的正反馈机制保持着两个晶体管的导通状态，此时不需要那么大阳极-阴极电压来保持SCR的开启状态，所以电压开始下降，进入负阻区。

由此可知，SCR的开启电压与N阱、P阱的反向击穿电压有关，因此SCR的开启电压一般较大，甚至高于器件的栅氧击穿电压，因此会导致SCR在保护电路已被ESD打坏的情况下仍未开启。

技术实现要素：

为了降低SCR的触发电压，本发明在典型的基础横向SCR器件制备过程中引入深N阱（英文：Deep NWell）结构。

本发明的目的在于实现一种用于薄外延工艺ESD保护的SCR及其制备方法。

本发明的SCR包括P型硅衬底、P-外延层、深N阱层、N阱区域、P阱区域、N+重掺杂区域、P+重掺杂区域、浅槽隔离（英文：shallow trench isolation，简称：STI）区域，其中深N阱层位于N阱区域和P阱区域的下方，且与N阱区域和P阱区域相接触。

可选的，P-外延层的厚度为大于第一厚度阈值且小于第二厚度阈值，其中第一厚度阈值小于4.0μm，第二厚度阈值大于3.0μm。

可选的，深N阱层的厚度大于第三厚度阈值且小于第四厚度阈值，其中第三厚度阈值小于1.5μm，第四厚度阈值大于1.0μm。

可选的，深N阱层的掺杂浓度大于N阱区域的掺杂浓度。

可选的，N+重掺杂区域的掺杂浓度大于N阱区域的掺杂浓度。

可选的，P+重掺杂区域的掺杂浓度大于P阱区域的掺杂浓度。

本发明的SCR有效阻止了P型硅衬底中重掺杂离子向P阱区域中扩散，解决P阱体电阻减小的问题；同时由于深N阱与P阱的反向击穿电压远小于N阱与P阱的反向击穿电压，因此可以有效降低SCR器件的触发电压，实现薄外延工艺中电路抗ESD性能的提升。

本发明的SCR的制备方法包括：

（1）通过高能量离子注入机向P型外延材料片的P-外延层注入磷离子，退火形成深N阱层，其中，P型外延材料片包括位于底层的P型硅衬底和位于P型硅衬底上一层的P-外延层；

（2）在P-外延层上进行一次氧化，形成薄氧化缓冲层，在薄氧化缓冲层4上淀积氮化硅，形成硬掩模层；

（3）在形成的硬掩模层的表面涂覆光刻胶，进行有源区光刻，刻蚀氮化硅、氧化硅和P-外延层的硅衬底，完成STI，形成有源区；

（4）去除剩余的光刻胶，通过高密度等离子体（英文：High Density Plasm，简称：HDP）淀积填充STI形成的槽，利用化学机械抛光（英文：Chemical Mechanical Polishing，简称：CMP）平坦化去除氮化硅形成的硬掩模层和薄氧化缓冲层，形成STI区域；

（5）再继续在步骤（4）得到的结构的表面涂覆光刻胶，进行P阱区光刻，对光刻后形成的P阱区注入硼离子，形成P阱区域；

（6）去除步骤（5）得到的结构上的剩余的光刻胶，在去除剩余的光刻胶的结构表面重新涂覆光刻胶，进行N阱区光刻，对光刻后形成的N阱区注入磷离子，形成N阱区域；

（7）去除步骤（6）得到的结构上的剩余的光刻胶，在去除剩余的光刻胶的结构表面重新涂覆光刻胶，进行P+重掺杂区光刻，对光刻后形成的P+重掺杂区注入硼离子，形成P+重掺杂区域；

（8）去除步骤（7）得到的结构上的剩余光刻胶，在去除剩余光刻胶的表面重新涂覆光刻胶，进行N+区光刻，对光刻后形成的N+重掺杂区注入磷离子，形成N+重掺杂区域；

（9）去除步骤（8）得到的结构上的剩余光刻胶，在去除剩余光刻胶的表面重新涂覆光刻胶，进行P+重掺杂区光刻以及N+重掺杂区光刻，淀积金属，利用化学机械抛光平坦化，去除表面金属，去除剩余光刻胶，完成金属电极区的制备。

本发明可以达到的有益效果至少包括：本发明的用于薄外延工艺ESD保护的SCR器件制备方法可以与薄外延工艺兼容，在基于P-/P+外延衬底材料上制备SCR器件，用于电路的ESD保护结构，通过引入深N阱层次降低SCR器件的触发电压，提升薄外延工艺电路抗ESD性能。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

图1为本发明提出的用于薄外延工艺ESD保护的SCR器件的示意图；

图2至图10为本发明的用于薄外延工艺ESD保护的SCR器件的制备方法的流程图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。

如图1所示，本发明的SCR包括P型硅衬底1、P-外延层2、深N阱层3、N阱区域4、P阱区域5、N+重掺杂区域6、P+重掺杂区域7、STI区域8，其中深N阱层3位于N阱区域4和P阱区域5的下方，且与N阱、P阱区域相接触。

一般的，P型硅衬底1位于最底层，P-外延层2位于P型硅衬底1的上一层，深N阱层3位于P-外延层2中，N阱区域4和P阱区域5位于同一层，且N阱区域4和P阱区域5形成的层位于深N阱层3的上一层，且N阱区域4和P阱区域5也均位于P-外延层2中。N+重掺杂区域6和P+重掺杂区域7间隔地位于N阱区域4和P阱区域5形成的层的上一层，且相邻的N+重掺杂区域6和P+重掺杂区域7之间为STI区域8。

可选的，N+重掺杂区域6和P+重掺杂区域7的厚度相同。每个STI区域8的厚度大于N+重掺杂区域6或P+重掺杂区域7的厚度，且每个STI区域8的底部容置于N阱区域4或P阱区域5内。可选的，N+重掺杂区域6和P+重掺杂区域7的顶层齐平，每个STI区域8的顶层与N+重掺杂区域6或P+重掺杂区域7的顶层齐平。

可选的，P-外延层2的厚度为大于第一厚度阈值且小于第二厚度阈值，其中第一厚度阈值小于4.0μm，第二厚度阈值大于3.0μm。

可选的，深N阱层3的厚度大于第三厚度阈值且小于第四厚度阈值，其中第三厚度阈值小于1.5μm，第四厚度阈值大于1.0μm。

可选的，深N阱层3的掺杂浓度大于N阱区域4的掺杂浓度。

可选的，N+重掺杂区域6的掺杂浓度大于N阱区域4的掺杂浓度。

可选的，P+重掺杂区域7的掺杂浓度大于P阱区域5的掺杂浓度。

综上所述，本发明实施例提供的用于薄外延工艺ESD保护的SCR，通过在原有的SCR中的P-外延层和N阱区域及P阱区域形成的层结构之间设置了深N阱层结构，使得P型硅衬底中重掺杂离子向P阱区域中扩散，解决P阱体电阻减小的问题；同时由于深N阱与P阱的反向击穿电压远小于N阱与P阱的反向击穿电压，因此可以有效降低SCR器件的触发电压，实现薄外延工艺中电路抗ESD性能的提升。

另外，本发明提供的SCR可以有效降低SCR的触发电压，替代GGNMOS器件作为ESD保护结构，避免了薄外延工艺中GGNMOS器件触发不均匀的问题，同时与现有薄外延工艺相兼容，以最小成本提升电路的抗ESD性能。

下面分步说明本发明的用于薄外延工艺ESD保护的SCR的制备方法，可以包括以下步骤。

（1）通过高能量离子注入机向P型外延材料片的P-外延层2内注入磷离子，退火形成深N阱层3，其中，P型外延材料片包括位于底层的P型硅衬底1和位于P型硅衬底1上一层的P-外延层2，如图2所示；

由上述步骤可知，深N阱层3位于P-外延层2中。

（2）在P-外延层2上进行一次氧化，形成薄氧化缓冲层9，再在薄氧化缓冲层9上淀积氮化硅，形成硬掩模层10，如图3所示；

（3）在形成的硬掩模层10的表面涂覆光刻胶11，进行有源区光刻，刻蚀氮化硅、氧化硅和硅衬底，完成STI，形成有源区，如图4所示；

（4）去除剩余的光刻胶，通过高密度等离子体淀积填充STI形成的槽，利用化学机械抛光平坦化去除氮化硅的硬掩模层10和薄氧化缓冲层9，形成STI区域（又称STI层）8，如图5所示；

（5）再继续在步骤（4）得到的结构的表面涂覆光刻胶11，进行P阱区光刻，对光刻后的P阱区注入硼离子，形成P阱区域5，如图6所示；

由上述步骤可知，P阱区域5位于P-外延层2中。

（6）去除步骤（5）得到的结构上的剩余光刻胶11，在去除剩余光刻胶11的表面重新涂覆光刻胶11，进行N阱区光刻，对光刻后形成的N阱区注入磷离子，形成N阱区域4，如图7所示；

由上述步骤可知，N阱区域4位于P-外延层2中。

（7）去除步骤（6）得到的结构上的剩余光刻胶11，在去除剩余光刻胶11的表面重新涂覆光刻胶11，进行P+重掺杂区光刻，对光刻后形成的P+重掺杂区注入硼离子，形成P+重掺杂区域7，如图8所示；

（8）去除步骤（7）得到的结构上的剩余光刻胶11，在去除剩余光刻胶11的表面重新涂覆光刻胶11，进行N+重掺杂区光刻，对光刻后形成的N+重掺杂区注入磷离子，形成N+重掺杂区域6，如图9所示；

（9）去除步骤（8）得到的结构上的剩余光刻胶11，在去除剩余光刻胶11的表面重新涂覆光刻胶11，进行P+重掺杂区光刻以及N+重掺杂区光刻，淀积金属，利用化学机械抛光平坦化，去除表面金属，去除剩余光刻胶，完成金属电极区12的制备，如图10所示。

本申请可以不限定上述步骤（5）和步骤（6）的先后执行顺序，比如上述实施例中可以先执行步骤（5），再执行步骤（6）。在实际实现时，还可以先执行步骤（6），再执行步骤（5）。

类似的，在实际实现时，可以不限定上述步骤（7）和步骤（8）的先后执行顺序，比如可以先执行步骤（7），再执行步骤（8），还可以先执行步骤（8），再执行步骤（7），甚至可以同时执行步骤（7）和步骤（8）。

综上所述，本发明实施例提供的用于薄外延工艺ESD保护的SCR的制备方法，通过在原有的SCR制备工序中增加了在向P型外延材料片的P-外延层2内注入磷离子，退火形成深N阱层的步骤，使得P型硅衬底中重掺杂离子向P阱区域中扩散，解决P阱体电阻减小的问题；同时由于深N阱与P阱的反向击穿电压远小于N阱与P阱的反向击穿电压，因此可以有效降低SCR器件的触发电压，实现薄外延工艺中电路抗ESD性能的提升。

另外，本发明实施例提供的用于薄外延工艺ESD保护的SCR器件制备方法可以与薄外延工艺兼容，在基于P-/P+外延衬底材料上制备SCR器件，用于电路的ESD保护结构，通过引入深N阱层次降低SCR器件的触发电压，提升薄外延工艺电路抗ESD性能。

本领域技术人员在考虑说明书及实践这里发明的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未发明的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。