一种半导体场效应正反馈器件的制作方法

本发明属于半导体场效应管技术领域，具体涉及一种的半导体场效应正反馈晶体管。

背景技术：

Z²-FET是一种基于场效应正反馈机制的新型半导体器件。它由申请人于2011年提出[1,2]。不同于普通的MOSFET，其工作原理基于新颖的场效应正反馈机制，因此具有独特的电学特性。其亚阈摆幅远远低于普通MOSFET的物理极限值，这使得它在低电压和低功耗集成电路中具有巨大的应用潜力[3]。此外，Z²-FET的输出特性显示出极大的回滞效应。我们将此特性应用于挥发性存储器，得到了远优于普通存储器的性能 [4]。 此外，由于其开关速度快，开关电压可控和开态电流高等优点，欧洲半导体工业巨头意法半导体公司将其应用于芯片内部的静电放电保护 [5]。

然而，Z²-FET还存在着一些关键问题须待完善。Z²-FET的器件结构具有不对称性。它需要一段没有栅极覆盖的沟道区域。普通的MOSFET由于结构和掺杂都具有对称性，可用自对准的工艺形成源漏，工艺简单且无光刻的对准误差。而Z²-FET因其非对称结构，必须使用非自对准的形式和额外的光刻形成无栅极覆盖的沟道区域。这使得工艺更加复杂，且光刻的对准误差会对器件性能造成负面影响。

技术实现要素：

本发明的目的在于针对Z²-FET的上述缺陷，提出一种全新的半导体场效应正反馈器件，以克服Z²-FET的上述缺陷。

本发明提出的半导体场效应正反馈器件，具有对称的结构；借助于栅极侧墙和倾斜离子注入的掩蔽效应，器件的制备可基于完全自对准的工艺，无须额外的光刻版和光刻套准步骤，与普通MOSFET的工艺完全兼容。因而，相比与Z²-FET，此器件的制备可大大降低工艺成本和工艺难度并且彻底避免光刻对准误差的影响。另一方面，此器件基于同样的场效应正反馈原理，具有类似于Z²-FET的优异电学特性，可广泛应用于低亚阈摆幅开关，存储器，静电保护和传感器等领域。

不同于普通的Z²-FET，本发明提出的新型器件基于MOSFET的对称结构，充分利用了MOSFET中通用的栅极侧墙和低源漏掺杂等工艺步骤，与MOSFET工艺完全兼容。唯一不同之处在于源漏的掺杂为反型，因此需要以栅极为掩蔽，进行自对准的倾斜离子注入。

在本发明中，半导体场效应正反馈器件特殊的能带结构（电子和空穴注入势垒）由正栅极和临近沟道的低掺杂区域形成。以图1所示的实施例说明，正栅极上施加一负电压将在沟道中形成空穴势垒从而控制阳极空穴的注入。而沟道右边的p型掺杂区域将会形成电子的势垒从而控制阴极电子的注入。

本发明提出的半导体场效应正反馈器件（晶体管），其结构如图1所示，由以下几个部分组成：

不掺杂或是弱掺杂的衬底1；

位于衬底1上的绝缘埋层2；

位于绝缘埋层2上的沟道区3、沟道区3两侧第一低掺杂区域6、第二低掺杂区域7，以及重掺杂的阴极区域10和反型重掺杂的阳极区域11；

覆盖沟道3的栅氧化层4，以及栅氧化层4上的栅极5；

栅极两侧的第一侧墙8和第二侧墙9；

此外，还包括：与阴极区域10接触的阴极金属接触12，与阳极区域11接触的阳极金属接触13，与栅极5 接触的栅极金属接触14。

所述的半导体场效应正反馈器件，是基于绝缘层上硅或者建立在绝缘层上的其他半导体，如锗，锗硅和氮化镓等。

所述的半导体场效应正反馈器件，其沟道为不掺杂或者弱掺杂。沟道两边为弱掺杂的区域。

所述的半导体场效应正反馈器件，其阳极和阴极为重度反型掺杂，即一方为n型而另一方为p型掺杂。

所述的半导体场效应正反馈器件，其栅极两边为栅极侧墙，且栅极侧墙底部为弱掺杂区域。

本发明提出的场效应正反馈器件的制备方法，具体步骤为（参考图1）：

（1）起始的绝缘层上硅，包括衬底1，埋层氧化层2和上层半导体3；

（2）淀积栅氧化层4和正栅极材料5；

（3）光刻并刻蚀以形成正栅极图形；

（4）以栅极为掩模板，以自对准的方式离子注入以形成第一低掺杂区域6和第二低掺杂区域7；

（5）淀积栅极一层侧墙介质并进行干法各向异性刻蚀形成栅极第一侧墙8和第二侧墙9；

（6）以栅级为掩模使用倾斜离子注入形成重度n型掺杂的阴极10；

（7）以栅级为掩模使用倾斜离子注入形成重度p型掺杂的阳极11并进行热退火激活注入离子；

（8）淀积金属接触并退火，以形成源极12，漏极13和栅极14的金属接触。

更加详细的工艺步骤如实施例1所描述。

本发明中，基于场效应正反馈的Z²-FET建立在全耗尽的绝缘层上硅的衬底上，沟道的硅层厚度在50nm以下。借助于全耗尽的薄硅层，栅极得以在沟道中形成空穴的注入势垒从而控制器件的导通。此势垒是场效应正反馈机制起作用的关键。另一方面，电子的注入势垒由沟道旁边的低掺杂区域形成。

本发明器件不但保留了场效应正反馈器件的低亚阈摆幅和栅控回滞输出特性，可广泛应用于开关，存储器和静电保护等，而且工艺成本更低，工艺难度更小。

附图说明

图1为本发明的半导体场效应正反馈晶体管的结构图示。

图2为本发明的半导体场效应正反馈晶体管的制备流程图示。

图3为本发明的半导体场效应正反馈晶体管的实施例结构。其中，（a）实施例2对应的器件结构，（b）实施例3对应的器件结构。

具体实施方式

基于同一工作原理，器件的结构可以不同，具体实施方式依据实施例不同可分为：

实施例1（对应图1的器件结构和图2的工艺流程）：

（1）如图2(a)所示,为起始的绝缘层上硅晶片。其衬底掺杂一般为弱p型掺杂，掺杂浓度在10¹⁵cm^-2 至 10¹⁷cm^-2 之间。其埋层一般为二氧化硅，厚度在10nm至1000nm之间。上层的沟道一般为硅、锗硅或者氮化镓等材料。厚度为5nm至50nm之间；

（2）淀积一层栅氧化层和一层正栅极，如图2(b)所示。栅氧化层一般为二氧化硅(SiO2),也可是氮化硅，三氧化二铝或氧化铪等材料。厚度一搬为2nm至30nm之间。淀积方式可以是热氧化，化学气相沉积或原子层沉积等方法。正栅极一般为多晶硅或者金属，又或是多晶硅和金属的复合层，其厚度可为2nm至200nm；

（3）光刻并打开正栅极图形的窗口，之后利用光刻胶为掩膜对正栅极进行刻蚀以形成栅极的图形，如图2(c)所示；刻蚀可选用干法或者湿法方法。干法刻蚀一般使用氟基或者卤族元素气体，如SF6，CHF3，HBr或者Cl2等。而湿法腐蚀一般使用TMAH，KOH等溶液；

（4）利用栅极为自对准的掩模进行自对准的离子注入以形成沟道两边的低掺杂区域，如图2(d)所示。离子注入一般使用硼或者BF2，剂量为10¹²cm^-2 至 10¹⁴cm^-2 之间，能量为2keV至40keV之间；

（5）淀积一层栅极侧墙材料，如常用的氮化硅，二氧化硅，又或者是SiOCN和SiBCN等低介电常数介质。淀积可使用化学气相沉积，原子层淀积等工艺。之后进行刻蚀以形成如图2(e)所示的栅极侧墙。刻蚀一般使用具有垂直方向性的反应离子刻蚀，干法刻蚀一般使用氟基气体，如SF6，CHF3或者CH3F等；

（6）使用倾斜离子注入形成重掺杂的阴极n+区域，如图2(f)。离子注入一般使用砷或磷，剂量为10¹³cm^-2 至 10¹⁶cm^-2 之间，能量为5keV至300keV之间，倾角为0度至45度；

（7）使用倾斜离子注入形成重掺杂的阳极p+区域，如图2(g)。离子注入一般使用硼或BF2，剂量为10¹³cm^-2 至 10¹⁶cm^-2 之间，能量为2keV至40keV之间，倾角为0度至负45度。离子注入后进行退火以激活注入离子。退火温度一般在800度至1300度之间。退火温度一般为100微秒至10秒；

（8）淀积金属并退火以在源漏和栅极形成如图2(h)所示的电极；常用金属为铝，镍，钛或者金属硅化物，如镍硅，钛硅等，退火温度为300度至900度之间。

实施例2（对应图3(a)的器件结构图）

实施例2与实施例1类似，区别在于它的阴极和阳极的区域比沟道的硅层更加厚，这有利于降低器件的导通电阻，提高开态电流。此结构的实现必须在上述制备的工艺流程的第（5）与第（6）步之间添加一步选择性外延工艺以加厚阴极和阳极的硅层。

实施例3（对应图3(b)的器件结构图）

实施例3是实施例1的反型结构，区别在于它将沟道两边的低掺杂区域换成了n型掺杂而非p型。在此实施例中，栅极控制电子的注入势垒，而沟道左边的n掺杂区域控制空穴的注入势垒。 具体实施步骤与实施例1类似，不同之处在第(4)步中，离子注入一般使用砷或者磷，剂量为10¹²cm^-2 至 10¹⁴cm^-2 之间，能量为2keV至40keV之间。

参考文选

1. J. Wan, C. Le Royer, A. Zaslavsky and S. Cristoloveanu, Z2-FET field-effect transistor with a vertical subthreshold slope and with no impact ionization, 2013, 美国专利：US8,581,310.

2. J. Wan, S. Cristoloveanu, C. Le Royer and A. Zaslavsky, Dynamic memory cell provided with a field-effect transistor having zero swing, 2013, 美国专利：20,130,100,729.

3. J. Wan, S. Cristoloveanu, C. Le Royer and A. Zaslavsky, A feedback silicon-on-insulator steep switching device with gate-controlled carrier injection. Solid-State Electronics, 2012. 76: p. 109-111.

4. J. Wan, C. Le Royer, A. Zaslavsky and S. Cristoloveanu, A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration. IEEE Electron Device Letters, 2012. 33(2): p. 179-181.

5.Y. Solaro, P. Fonteneau, C.A. Legrand, D. Marin-Cudraz, J. Passieux, P. Guyader, L.R. Clement, C. Fenouillet-Beranger, P. Ferrari, S. Cristoloveanu and Ieee, Innovative ESD Protections for UTBB FD-SOI Technology. 2013 IEEE International Electron Devices Meeting (IEDM), 2013.。