半导体器件及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术：

随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，SCR)保护电路、横向扩散场效应晶体管(Laterally Diffused MOS，LDMOS)保护电路等。

图1是现有的栅接地的N型场效应晶体管保护结构的剖面结构示意图，包括：衬底10；位于衬底10内的P型阱区11；位于P型阱区11表面的栅极结构12；位于栅极结构12两侧的P型阱区11内的N型的源极13和N型的漏极14。所述N型源极13、P型阱区11和N型漏极14构成一寄生NPN三极管；其中，所述源极13为寄生三极管的发射极，所述漏极14为寄生三极管的集电极，所述阱区11为寄生三极管的基区；所述源极13、阱区11和栅极结构12的栅极接地，外部电路的静电电压输入漏极14，所述外部电路与芯片内部电路电连接，用于驱动芯片内部电路工作。

请参考图1和图2，图2是现有技术中的栅接地的N型场效应晶体管的漏极电流和漏极电压的I/V特性图。所述N型漏极14、P型阱区11和N型源极13构成的NPN三极管，当漏极14输入的漏极电压(即静电电压)持续升高，直至达到所述NPN三极管的击穿电压V_t(trigger voltage)时，由所述N型漏极14、P型阱区11和N型源极13构成的NPN三极管导通，在N型漏极14产生击穿电流I_t，使积累于N型漏极14的静电电荷能够自N型源极13流走，即静电电流通过栅接地的N型场效应晶体管进行放电；当漏极电压下降至保持电压V_h(holding voltage)时，漏极电流达到I_h；之后，所述栅接地的N型场效应晶体管的沟道 区进入低阻状态，直至静电电荷完全释放，从而保护芯片内部电路不会受到静电损伤。

随着半导体技术的发展，使得半导体器件的尺寸不断缩小，器件密度不断提高，平面栅接地的N型场效应晶体管已无法满足技术需求，需要在静电放电保护电路中引入鳍式场效应晶体管。然而，随着半导体器件的尺寸进一步减小，即使在静电放电保护电路中采用鳍式场效应晶体管，其性能依旧不稳定。

技术实现要素：

本发明解决的问题是提供一种半导体器件及其形成方法，所形成的半导体器件性能改善。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面具有第一鳍部，所述第一鳍部和衬底内具有阱区，所述阱区内具有第二类型离子；在所述第一鳍部内形成电阻区，所述电阻区内具有第一类型离子；在所述衬底表面形成隔离层，所述隔离层覆盖所述第一鳍部的部分侧壁，且所述隔离层的表面低于第一鳍部的顶部表面；形成横跨所述第一鳍部的栅极结构，所述栅极结构覆盖部分第一鳍部的侧壁和顶部表面以及部分隔离层表面；在所述栅极结构两侧的第一鳍部阱区内形成源区和漏区，所述源区和漏区内具有第一类型离子，且所述漏区与所述电阻区相连接。

可选的，所述第一类型离子为N型离子。

可选的，所述电阻区内的第一类型离子掺杂浓度为5E12atoms/cm³～5E14atoms/cm³。

可选的，所述源区和漏区内的第一类型离子掺杂浓度为1E14atoms/cm³～5E15atoms/cm³。

可选的，所述第二类型离子为P型离子。

可选的，所述阱区内的第二类型离子掺杂浓度为5E12atoms/cm³～1E14atoms/cm³。

可选的，所述衬底表面还具有第二鳍部，所述隔离层覆盖所述第二鳍部 的部分侧壁，且所述隔离层的表面低于第二鳍部的顶部表面，所述阱区还位于所述第二鳍部内。

可选的，在所述第二鳍部的阱区内形成基区；所述基区内具有第二类型离子，所述基区内的第二类型离子的掺杂浓度高于阱区内的第二类型离子的掺杂浓度。

可选的，所述电阻区在形成所述栅极结构之前形成。

可选的，所述电阻区的形成步骤包括：在所述第一鳍部表面形成第一掩膜层，所述第一掩膜层暴露出需要形成电阻区的第一鳍部侧壁和顶部表面；以所述第一掩膜层为掩膜，在所述第一鳍部内注入第一类型离子，在所述第一鳍部内形成电阻区。

可选的，所述电阻区与所述漏区位于所述栅极结构同一侧的第一鳍部内，且所述第一鳍部的表面暴露出所述电阻区，所述电阻区的侧壁边界与所述漏区的侧壁边界相接触。

可选的，还包括：在所述电阻区内形成接触区，所述接触区内具有第一类型离子，所述接触区内的第一类型离子掺杂浓度高于电阻区内的第一类型离子掺杂浓度，所述第一鳍部的表面暴露出所述接触区。

可选的，还包括：在所述接触区表面形成接触层。

可选的，所述接触层的形成工艺包括选择性外延沉积工艺；所述接触层的材料半导体材料或金属硅化物材料。

可选的，所述栅极结构包括伪栅极层以及位于伪栅极层侧壁表面、以及第一鳍部的部分侧壁和顶部表面的侧墙。

可选的，所述栅极结构还包括栅氧层，所述伪栅极层位于所述栅氧层表面。

可选的，还包括：在形成所述源区、漏区、电阻区和栅极结构之后，在所述隔离层表面、第一鳍部的侧壁和顶部表面以及栅极结构的侧壁表面形成介质层，所述介质层的表面与所述栅极结构的顶部表面齐平；去除所述伪栅极层，在所述介质层内形成栅极沟槽；在所述栅极沟槽内形成填充满所述栅 极沟槽的金属栅。

相应的，本发明还提供一种采用上述方法形成的半导体器件，包括：衬底，所述衬底表面具有第一鳍部，所述第一鳍部和衬底内具有阱区，所述阱区内具有第二类型离子；位于所述第一鳍部内的电阻区，所述电阻区内具有第一类型离子；位于所述衬底表面形成隔离层，所述隔离层覆盖所述第一鳍部的部分侧壁，且所述隔离层的表面低于第一鳍部的顶部表面；横跨所述第一鳍部的栅极结构，所述栅极结构覆盖部分第一鳍部的侧壁和顶部表面以及部分隔离层表面；位于所述栅极结构两侧的第一鳍部阱区内的源区和漏区，所述源区和漏区内具有第一类型离子，且所述漏区与所述电阻区相连接。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的方法中，所述第一鳍部用于形成栅接地N型场效应晶体管。所述阱区内具有第二类型离子，所述漏区和源区具有第一类型离子，所述漏区和阱区形成PN结。当所述漏区和阱区构成的PN结反向击穿时，所述栅接地N型场效应晶体管开启，击穿电流能够驱动漏区积聚的静电电荷流入阱区内；由于所述阱区与源区构成的PN结正偏，则静电电荷能够自阱区流入源区并被释放。所述第一鳍部内还形成有电阻区，且所述电阻区与所述漏区相连接，而所述电阻与漏区内均具有第一类型离子，则所述电阻区与所述漏区之间电连接。所述电阻区用于形成电路中的电阻，即所述栅接地N型场效应晶体管的漏区与所述电阻串联，所述电阻用于分流，减小由漏区流向阱区的击穿电流，降低所述漏区的电势。而所述电阻区形成于第一鳍部内，且所述电阻区内具有与漏区相同的第一类型离子，则所述电阻区与所述漏区之间的电连接性能较好，所述电阻区与漏区之间不存在缺陷或接触电阻过大等问题，使得所述栅接地N型场效应晶体管的工作性能稳定、可靠性提高。

进一步，所述第一类型离子为N型离子，所述第二类型离子为P型离子；所述漏区与阱区形成PN结，所述电阻区与所述漏区之间导通，即所述漏区与电阻区串联。所述电阻区与所述漏区位于所述栅极结构同一侧的第一鳍部内，且所述电阻区内形成有接触区，则积聚与接触区的静电电荷流经所述电阻区进入漏区，直至漏区与阱区之间反向击穿，在所述电阻区、漏区和阱区之间产生电流，由于电流流经所述电阻区，使得漏区的电势降低，能够避免栅接 地的N型场效应晶体管受到过高电势的损伤。

本发明的结构中，所述第一鳍部用于形成栅接地N型场效应晶体管。所述阱区内具有第二类型离子，所述漏区和源区具有第一类型离子，所述漏区和阱区形成PN结。当所述漏区和阱区构成的PN结反向击穿时，所述栅接地N型场效应晶体管开启，击穿电流能够驱动漏区积聚的静电电荷流入阱区内；由于所述阱区与源区构成的PN结正偏，则静电电荷能够自阱区流入源区并被释放。所述第一鳍部内还具有电阻区，且所述电阻区与所述漏区相连接，而所述电阻与漏区内均具有第一类型离子，则所述电阻区与所述漏区之间电连接。所述电阻区用于作为电路中的电阻，即所述栅接地N型场效应晶体管的漏区与所述电阻串联，所述电阻用于分流，减小由漏区流向阱区的击穿电流，降低所述漏区的电势。而所述电阻区位于第一鳍部内，且所述电阻区内具有与漏区相同的第一类型离子，则所述电阻区与所述漏区之间的电连接性能较好，所述电阻区与漏区之间不存在缺陷或接触电阻过大等问题，使得所述栅接地N型场效应晶体管的工作性能稳定、可靠性提高。

附图说明

图1是现有的栅接地的N型场效应晶体管保护结构的剖面结构示意图；

图2是现有技术中的栅接地的N型场效应晶体管的漏极电流和漏极电压的I/V特性图；

图3和图4是以鳍式场效应晶体管作为栅接地的N型场效应晶体管的结构示意图；

图5至图10是本发明实施例的半导体器件的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着半导体器件的尺寸进一步减小，在静电放电保护电路中引入鳍式场效应晶体管作为栅接地的N型场效应晶体管时，鳍式场效应晶体管的性能不佳、可靠性较差。

图3和图4是以鳍式场效应晶体管作为栅接地的N型场效应晶体管的结 构示意图。其中，图4是图3沿AA’方向的剖面结构示意图，包括：衬底100，所述衬底100表面具有若干鳍部101和隔离层102，所述隔离层102覆盖所述鳍部101的部分侧壁，且所述隔离层102的表面低于鳍部101的顶部表面；横跨若干鳍部101的栅极结构103，所述栅极结构103覆盖部分鳍部101的侧壁和顶部表面以及部分隔离层102表面；位于所述栅极结构103两侧的鳍部内的源区104和漏区105，所述源区104和漏区105内具有N型离子；位于所述鳍部101和衬底100内具有阱区106，所述阱区106内具有P型离子；位于部分未被栅极结构103覆盖的鳍部101内的基区107，所述基区107内具有P型离子，所述基区107位于所述阱区106内；位于所述漏区105表面以及部分鳍部101侧壁和顶部表面的电阻层108。

当所述鳍式场效应晶体管作为栅接地的N型场效应晶体管工作时，静电电荷在漏区105累积直至达到足够电势，所述漏区105与阱区106之间的PN结反向击穿，在漏区105与阱区106之间产生击穿电流；所述击穿电流能够驱动静电电荷流入阱区106内，使阱区106的电势抬高，从而使阱区106与源区104之间的PN结能够正向导通，从而使静电电荷自阱区106向源区104释放。

其中，所述电阻层108与所述漏区105电连接，所述电阻层108作为连接与所形成的N型场效应晶体管漏极的电阻，所述电阻用于在静电放电保护电路中进行分流作用，避免因漏区104与阱区106之间的产生的击穿电流过大，降低漏区104与阱区106之间的电压，以此保证N型场效应晶体管的正常工作，避免N型场效应晶体管受到高电压的损伤。

然而，由于所述电阻层108的材料为半导体材料，所述电阻层108通过选择性外延沉积工艺形成于鳍部101的侧壁和顶部表面，因此所述电阻层108的电阻较小，用于分流的作用有限。而且，所述电阻层108形成于漏区105的表面，所述电阻层108和漏区105的接触界面处容易产生缺陷，从而容易在电阻层108和漏区105之间产生漏电流。此外，当所述鳍部101的数量大于1时，因受到工艺限制，若干鳍部101表面的各电阻层108的电阻存在差异，使得由若干鳍部101形成的若干N型场效应晶体管的工作电流不均一。

为了解决上述问题，本发明提供一种半导体器件，包括：提供衬底，所述衬底表面具有第一鳍部和隔离层，所述隔离层覆盖所述第一鳍部的部分侧壁，且所述隔离层的表面低于第一鳍部的顶部表面，所述第一鳍部和衬底内具有阱区，所述阱区内具有第二类型离子；在所述第一鳍部内形成电阻区，所述电阻区内具有第一类型离子；形成横跨所述第一鳍部的栅极结构，所述栅极结构覆盖部分第一鳍部的侧壁和顶部表面以及部分隔离层表面；在所述栅极结构两侧的第一鳍部阱区内形成源区和漏区，所述源区和漏区内具有第一类型离子，且所述漏区与所述电阻区相连接。

其中，所述第一鳍部用于形成栅接地N型场效应晶体管。所述阱区内具有第二类型离子，所述漏区和源区具有第一类型离子，所述漏区和阱区形成PN结。当所述漏区和阱区构成的PN结反向击穿时，所述栅接地N型场效应晶体管开启，击穿电流能够驱动漏区积聚的静电电荷流入阱区内；由于所述阱区与源区构成的PN结正偏，则静电电荷能够自阱区流入源区并被释放。所述第一鳍部内还具有电阻区，且所述电阻区与所述漏区相连接，而所述电阻与漏区内均具有第一类型离子，则所述电阻区与所述漏区之间电连接。所述电阻区用于作为电路中的电阻，即所述栅接地N型场效应晶体管的漏区与所述电阻串联，所述电阻用于分流，减小由漏区流向阱区的击穿电流，降低所述漏区的电势。而所述电阻区形成于第一鳍部内，且所述电阻区内具有与漏区相同的第一类型离子，则所述电阻区与所述漏区之间的电连接性能较好，所述电阻区与漏区之间不存在缺陷或接触电阻过大等问题，使得所述栅接地N型场效应晶体管的工作性能稳定、可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图10是本发明实施例的半导体器件的形成过程的剖面结构示意图。

请参考图5，提供衬底200，所述衬底200表面具有第一鳍部201，所述第一鳍部201和衬底200内具有阱区203，所述阱区203内具有第二类型离子。

在本实施例中，所述衬底200表面还具有第二鳍部202，所述阱区203还 位于所述第二鳍部202内。所述第一鳍部201的数量大于或等于1；所述第二鳍部202的数量大于或等于1。所述第一鳍部201用于形成栅接地N型场效应晶体管；所述栅接地N型场效应晶体管用于形成静电放电保护电路；所述第二鳍部202用于形成栅接地N型场效应晶体管的基区。

在本实施例中，所述第一鳍部201、第二鳍部202和衬底200通过刻蚀半导体基底形成。所述第一鳍部201、第二鳍部202和衬底200的形成步骤包括：提供半导体基底；在所述半导体基底表面形成第二掩膜层，所述第二掩膜层覆盖需要形成第一鳍部201和第二鳍部202的半导体基底表面；以所述掩膜层为掩膜，刻蚀所述半导体基底，在所述半导体基底内形成沟槽，形成衬底200以及位于衬底200表面的第一鳍部201和第二鳍部202；在形成所述第一鳍部201和第二鳍部202之后，去除所述第二掩膜层。在其它实施例中，还能够在后续形成所述隔离层202之后，去除所述第二掩膜层。

所述半导体基底为硅衬底、锗衬底和硅锗衬底。在本实施例中，所述半导体基底为单晶硅衬底，即所述第一鳍部201、第二鳍部202和衬底200的材料为单晶硅。

为了缩小所述第一鳍部201和第二鳍部202的尺寸、以及相邻第一鳍部201或第二鳍部202之间的距离，所述第二掩膜层能够采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

在一实施例中，所述第二掩膜层的形成工艺为自对准双重图形化工艺，包括：在半导体基底表面沉积牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述牺牲膜直至暴露出半导体基底表面为止，形成牺牲层，并去除光刻胶层；在半导体基底和牺牲层表面沉积掩膜材料膜；回刻蚀所述掩膜材料膜直至暴露出牺牲层和半导体基底表面为止，在牺牲层两侧的半导体基底表面形成第二掩膜层；在所述回刻蚀工艺之后，去除所述牺牲层。

在另一实施例中，所述第一鳍部201和第二鳍部202通过刻蚀形成于衬底200表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述衬底200表面。所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述半导体基底的选择不受限制，能够选取适于工艺需求或易于集成的半导体基底。所述半导体层的材料为硅、锗、碳化硅或硅锗，因此，所形成的鳍部201材料不受限制，能够满足多种的工艺需求，且所述半导体层的厚度能够通过外延工艺进行控制，从而精确控制所形成的鳍部201的高度。

在本实施例中，所述第一鳍部201的数量大于1；且若干第一鳍部201相邻且平行排列。所述第一鳍部201的顶部投影于衬底200表面的图形为条形，所述条形的宽度为13纳米～20纳米。

在本实施例中，所述阱区203内的第二类型离子为P型离子，所述P型离子包括硼离子或铟离子；所述阱区203内的第二类型离子的掺杂浓度为5E12atoms/cm³～1E14atoms/cm³；所述阱区203的形成步骤包括：在所述衬底200表面形成第三掩膜层，所述第三掩膜层暴露出第一鳍部201、第二鳍部202和部分衬底200表面；以所述第三掩膜层为掩膜，对所述第一鳍部201、第二鳍部202和衬底200进行离子注入，形成所述阱区203。

请参考图6，在所述第一鳍部201内形成电阻区204，所述电阻区204内具有第一类型离子。

在本实施例中，所述电阻区204在形成隔离层之前形成。所述电阻区204内的第一类型离子与后续形成于第一鳍部201内的漏区内的离子相同，而且所述电阻区204与所述漏区连接。在其它实施例中，还能够在形成隔离层或栅极结构之后，通过离子注入工艺在第一鳍部内和衬底内形成电阻区。

在本实施例中，所述电阻区204内的第一类型离子包括N型离子，所述N型离子包括硼离子或铟离子；所述电阻区204内还能够掺杂其它离子，例如氟离子、氢离子、碳离子或氮离子。所述电阻区204内的第一类型离子的掺杂浓度为5E12atoms/cm³～5E14atoms/cm³。所述第一鳍部201的顶部表面 暴露出所述电阻区204，所述电阻区204的底部到所述第一鳍部201的顶部表面的距离为3000埃～6000埃。

所述电阻区204的形成步骤包括：在所述衬底200和第一鳍部201表面形成第一掩膜层，所述第一掩膜层暴露出需要形成电阻区204的第一鳍部201侧壁和顶部表面；以所述第一掩膜层为掩膜，在所述第一鳍部201内注入第一类型离子，在所述第一鳍部201内形成电阻区204。

所述电阻区204用于形成静电放电电路中的电阻，所述电阻与形成于第一鳍部201的栅接地N型场效应晶体管的漏区串联，所述电阻区204用于在电路中进行分流，使得流入漏区的静电电流较小，降低漏区的电势，避免所述栅接地N型场效应晶体管因漏区的静电电流过大而受到损伤。

而所述电阻区204通过离子注入工艺形成于第一鳍部201内，且所述电阻区204能够与后续形成于第一鳍部201内的漏区相连接，从而实现电阻区204与漏区之间的串联；而且所述电阻区204与漏区相接触的界面处不易产生缺陷，所述电阻区204与漏区相接触的界面处不易产生漏电流。

所述电阻区204通过离子注入工艺形成，所述电阻区204的电阻能够通过掺杂于电阻区204内的离子浓度进行调节，从而能够使所形成的电阻区204的电阻较高。而且，离子注入工艺形成的电阻区204的底部到所述第一鳍部201顶部的距离较大，流入电阻区204的静电电荷能够分散于所述电阻区204内，所述静电电荷不易积聚于靠近第一鳍部201顶部的区域内，使所形成的半导体器件的性能更为稳定、可靠性更高。

请参考图7，在所述衬底200表面形成隔离层205，所述隔离层205覆盖所述第一鳍部201的部分侧壁，且所述隔离层205的表面低于第一鳍部201的顶部表面。

在本实施例中，所述衬底200表面还具有第二鳍部202，所述隔离层205还覆盖所述第二鳍部202的部分侧壁，且所述隔离层205的表面低于第二鳍部202的顶部表面。

所述隔离层205用于隔离相邻的第一鳍部201或第二鳍部202，从而使得第一鳍部201或第二鳍部202内的有源区相互隔离。所述隔离层205的材料 为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层205的材料为氧化硅。

所述隔离层205的形成步骤包括：在所述衬底200、第一鳍部201和第二鳍部202表面形成隔离膜；平坦化所述隔离膜直至暴露出所述第一鳍部201和第二鳍部202的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，暴露出部分第一鳍部201和第二鳍部202侧壁表面，形成隔离层205。

所述隔离膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，例如流体化学气相沉积(FCVD，Flowable Chemical Vapor Deposition)工艺、等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺(HARP)；所述平坦化工艺为化学机械抛光工艺；所述回刻蚀工艺为各向异性的干法刻蚀工艺。

本实施例中，所述隔离膜的形成工艺为流体化学气相沉积工艺，采用所述流体化学气相沉积工艺形成的隔离膜易于填充入相邻鳍部201之间的沟槽内，能够使所形成的隔离膜均匀致密，则所形成的隔离层202隔离性能良好。

在一实施例中，为了避免平坦化所述隔离膜的化学机械抛光对第一鳍部201和第二鳍部202的顶部表面造成损伤，还能够在形成隔离膜之前，在衬底200、第一鳍部201和第二鳍部202表面形成抛光停止层，所述抛光停止层的材料与隔离膜的材料不同，当所述化学机械抛光工艺暴露出所述抛光停止层之后，对所述抛光停止层进行过抛光或湿法刻蚀工艺，以暴露出所述第一鳍部201和第二鳍部202的顶部表面。

请参考图8，形成横跨所述第一鳍部201的栅极结构206，所述栅极结构206覆盖部分第一鳍部201的侧壁和顶部表面以及部分隔离层205表面。

在本实施例中，所述栅极结构206为伪栅极结构；所述栅极结构206包括：伪栅极层、以及第一鳍部的部分侧壁和顶部表面的侧墙。所述伪栅极层的材料为多晶硅。在本实施例中，所述栅极结构206还包括位于第一鳍部201侧壁和顶部表面的栅氧化层，所述伪栅极层位于所述栅氧化层表面。在另一实施例中，所述栅极结构206还包括位于栅氧化层和伪栅极层之间的栅介质层，所述栅介质层的材料为高k介质材料(介电常数大于3.9)。

所述栅氧化层和栅极层的形成步骤包括：在所述隔离层205表面、第一鳍部201和第二鳍部202的侧壁和顶部表面形成栅氧膜；在所述栅氧膜表面形成栅极膜；在所述栅极膜表面形成图形化层，所述图形化层覆盖需要形成栅极层206的对应区域；以所述图形化层为掩膜，刻蚀所述栅极膜和栅氧膜，直至暴露出所述隔离层202、第一鳍部201和第二鳍部202表面为止，形成栅氧化层和栅极层。

所述栅氧化层的材料为氧化硅；所述栅氧膜能够以热氧化工艺形成、原子层沉积工艺形成或化学气相沉积工艺形成。在本实施例中，后续需要去除所述栅极层，并以高k介质材料的栅介质层以及金属材料的栅极层替代。

在另一实施例中，所述栅极结构206直接用于形成晶体管，则所述栅氧化层作为栅介质层。

请参考图9，在所述栅极结构206两侧的第一鳍部201阱区206内形成源区207和漏区208，所述源区207和漏区208内具有第一类型离子，且所述漏区208与所述电阻区204相连接。

本市实施例中，所述电阻区204与所述漏区208位于所述栅极结构206同一侧的第一鳍部201内，所述电阻区204的侧壁边界与所述漏区208的侧壁边界相接触。

所述源区207和漏区208的形成步骤包括：在所述隔离层205表面和所述第二鳍部202表面形成掩膜层，所述掩膜层暴露出所述栅极结构206两侧的第一鳍部201；以所述掩膜层为掩膜，在所述栅极结构206两侧的第一鳍部201内进行离子注入，形成源区207和漏区208。

所述源区207和漏区208内的第一类型离子为N型离子；所述N型离子包括磷离子或砷离子。所述源区207和漏区208内的第一类型离子的掺杂浓度为1E14atoms/cm³～5E15atoms/cm³。所述源区207和漏区208的底部到所述第一鳍部201顶部表面的距离为500埃～1000埃。

所述电阻区204与漏区208相接触，所述电阻区204与漏区208内的掺杂离子均为第一类型离子，以此能够实现电阻区204与漏区之间的电连接。而且，所述电阻区204与漏区208均通过在第一鳍部201内进行离子注入工 艺形成，所述电阻区204与漏区208相接触的界面处不易产生缺陷，从而所述电阻区204与漏区208相接触的界面处不易产生漏电流。所形成的半导体器件性能稳定。

在本实施例中，还包括：在所述电阻区204内形成接触区209，所述接触区209内具有第一类型离子，所述接触区209内的第一类型离子掺杂浓度高于电阻区204内的第一类型离子掺杂浓度，所述第一鳍部201的表面暴露出所述接触区209。所述接触区209用于作为对电阻区204施加偏压的电连接位置，减小后续形成的电互连结构与所述电阻区204之间的接触电阻。

在本实施例中，还包括：在所述第二鳍部202的阱区203内形成基区210；所述基区210内具有第二类型离子；所述第二类型离子为P型离子；所述基区210内的第二类型离子的掺杂浓度高于阱区203内的第二类型离子的掺杂浓度。所述基区210用于对所述阱区203施加偏压。

请参考图10，在所述接触区209表面形成接触层211。

在本实施例中，所述源区207和所述基区210表面也形成有接触层211，所述接触层211用于作为所述源区207、接触区209和基区210与后续形成的电互连结构之间的电连接层，所述接触层211用于减小所述源区207、接触区209和基区210与电互连结构之间的接触电阻。

在一实施例中，所述接触层211的材料为半导体材料，所述接触层211的形成工艺包括选择性外延沉积工艺。所述接触层211内还具有掺杂离子，所述掺杂离子通过原位掺杂工艺或离子注入工艺掺杂入所述接触层211内。所述半导体材料为硅、锗、硅锗或碳化硅。

在另一实施例中，所述接触层211的材料为金属硅化物材料；所述接触层211的形成步骤包括：采用选择性外延沉积工艺在所述源区207、接触区209和基区210表面形成半导体层；在所述半导体层表面形成金属层；采用退火工艺使所述半导体层转化为金属硅化物材料的接触层211；在退火工艺之后，去除剩余的金属层。所述金属层的材料包括镍或钴。

在本实施例中，所述栅极结构206为伪栅极结构，在形成所述源区207、漏区208、电阻区204和栅极结构206之后，还包括：在所述隔离层205表面、 第一鳍部201的侧壁和顶部表面以及栅极结构206的侧壁表面形成介质层，所述介质层的表面与所述栅极结构206的顶部表面齐平；去除所述伪栅极层，在所述介质层内形成栅极沟槽；在所述栅极沟槽内形成填充满所述栅极沟槽的金属栅。在本实施例中，在形成所述金属栅之前，还包括在所述沟槽的侧壁和底部表面形成栅介质层，所述栅介质层的材料为高k介质材料。

综上，本实施例中，所述第一鳍部用于形成栅接地N型场效应晶体管。所述阱区内具有第二类型离子，所述漏区和源区具有第一类型离子，所述漏区和阱区形成PN结。当所述漏区和阱区构成的PN结反向击穿时，所述栅接地N型场效应晶体管开启，击穿电流能够驱动漏区积聚的静电电荷流入阱区内；由于所述阱区与源区构成的PN结正偏，则静电电荷能够自阱区流入源区并被释放。所述第一鳍部内还形成有电阻区，且所述电阻区与所述漏区相连接，而所述电阻与漏区内均具有第一类型离子，则所述电阻区与所述漏区之间电连接。所述电阻区用于形成电路中的电阻，即所述栅接地N型场效应晶体管的漏区与所述电阻串联，所述电阻用于分流，减小由漏区流向阱区的击穿电流，降低所述漏区的电势。而所述电阻区形成于第一鳍部内，且所述电阻区内具有与漏区相同的第一类型离子，则所述电阻区与所述漏区之间的电连接性能较好，所述电阻区与漏区之间不存在缺陷或接触电阻过大等问题，使得所述栅接地N型场效应晶体管的工作性能稳定、可靠性提高。

相应的，本发明实施例还提供一种采用上述方法所形成的半导体器件，请继续参考图10，包括：

衬底200，所述衬底200表面具有第一鳍部201和隔离层205，所述隔离层205覆盖所述第一鳍部201的部分侧壁，且所述隔离层205的表面低于第一鳍部201的顶部表面，所述第一鳍部201和衬底200内具有阱区203，所述阱区203内具有第二类型离子；

位于所述第一鳍部201内的电阻区204，所述电阻区204内具有第一类型离子；

横跨所述第一鳍部201的栅极结构206，所述栅极结构206覆盖部分第一鳍部201的侧壁和顶部表面以及部分隔离层205表面；

位于所述栅极结构206两侧的第一鳍部201阱区203内的源区207和漏区208，所述源区207和漏区208内具有第一类型离子，且所述漏区208与所述电阻区204相连接。

以下将对上述结构进行说明。

在本实施例中，所述衬底200表面还具有第二鳍部202，所述阱区203还位于所述第二鳍部202内。所述第一鳍部201的数量大于或等于1；所述第二鳍部202的数量大于或等于1。所述第一鳍部201用于形成栅接地N型场效应晶体管；所述栅接地N型场效应晶体管用于形成静电放电保护电路；所述第二鳍部202用于形成栅接地N型场效应晶体管的基区。

在本实施例中，所述第一鳍部201的数量大于1；且若干第一鳍部201相邻且平行排列。所述第一鳍部201的顶部投影于衬底200表面的图形为条形，所述条形的宽度为13纳米～20纳米。

在本实施例中，所述阱区203内的第二类型离子为P型离子，所述P型离子包括硼离子或铟离子；所述阱区203内的第二类型离子的掺杂浓度为5E12atoms/cm³～1E14atoms/cm³。

所述电阻区204与所述漏区208位于所述栅极结构206同一侧的第一鳍部201内，所述电阻区204的侧壁边界与所述漏区208的侧壁边界相接触；所述电阻区204内的第一类型离子与所述漏区208内的离子相同。在本实施例中，所述电阻区204内的第一类型离子包括N型离子，所述N型离子包括硼离子或铟离子；所述电阻区204内还能够掺杂其它离子，例如氟离子、氢离子、碳离子或氮离子。所述电阻区204内的第一类型离子的掺杂浓度为5E12atoms/cm³～5E14atoms/cm³。所述第一鳍部201的顶部表面暴露出所述电阻区204，所述电阻区204的底部到所述第一鳍部201的顶部表面的距离为3000埃～6000埃。

在本实施例中，所述衬底200表面还具有第二鳍部202，所述隔离层205还覆盖所述第二鳍部202的部分侧壁，且所述隔离层205的表面低于第二鳍部202的顶部表面。

所述隔离层205用于隔离相邻的第一鳍部201或第二鳍部202，从而使得 第一鳍部201或第二鳍部202内的有源区相互隔离。所述隔离层205的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层205的材料为氧化硅。

在本实施例中，所述栅极结构206为伪栅极结构；所述栅极结构206包括：伪栅极层、以及第一鳍部的部分侧壁和顶部表面的侧墙。所述伪栅极层的材料为多晶硅。在本实施例中，所述栅极结构206还包括位于第一鳍部201侧壁和顶部表面的栅氧化层，所述伪栅极层位于所述栅氧化层表面；所述栅氧层的材料为氧化硅。在另一实施例中，所述栅极结构206还包括位于栅氧化层和伪栅极层之间的栅介质层，所述栅介质层的材料为高k介质材料(介电常数大于3.9)。

所述源区207和漏区208内的第一类型离子为N型离子；所述N型离子包括磷离子或砷离子。所述源区207和漏区208内的第一类型离子的掺杂浓度为1E14atoms/cm³～5E15atoms/cm³。所述源区207和漏区208的底部到所述第一鳍部201顶部表面的距离为500埃～1000埃。

所述电阻区204内具有接触区209，所述接触区209内具有第一类型离子，所述接触区209内的第一类型离子掺杂浓度高于电阻区204内的第一类型离子掺杂浓度，所述第一鳍部201的表面暴露出所述接触区209。所述接触区209用于作为对电阻区204施加偏压的电连接位置，减小后续形成的电互连结构与所述电阻区204之间的接触电阻。

所述第二鳍部202的阱区203内具有基区210；所述基区210内具有第二类型离子；所述第二类型离子为P型离子；所述基区210内的第二类型离子的掺杂浓度高于阱区203内的第二类型离子的掺杂浓度。所述基区210用于对所述阱区203施加偏压。

所述源区207和所述基区210表面还具有接触层211；所述接触层211的材料为半导体材料或金属硅化物材料。

综上，本实施例中，所述第一鳍部用于形成栅接地N型场效应晶体管。所述阱区内具有第二类型离子，所述漏区和源区具有第一类型离子，所述漏 区和阱区形成PN结。当所述漏区和阱区构成的PN结反向击穿时，所述栅接地N型场效应晶体管开启，击穿电流能够驱动漏区积聚的静电电荷流入阱区内；由于所述阱区与源区构成的PN结正偏，则静电电荷能够自阱区流入源区并被释放。所述第一鳍部内还具有电阻区，且所述电阻区与所述漏区相连接，而所述电阻与漏区内均具有第一类型离子，则所述电阻区与所述漏区之间电连接。所述电阻区用于作为电路中的电阻，即所述栅接地N型场效应晶体管的漏区与所述电阻串联，所述电阻用于分流，减小由漏区流向阱区的击穿电流，降低所述漏区的电势。而所述电阻区位于第一鳍部内，且所述电阻区内具有与漏区相同的第一类型离子，则所述电阻区与所述漏区之间的电连接性能较好，所述电阻区与漏区之间不存在缺陷或接触电阻过大等问题，使得所述栅接地N型场效应晶体管的工作性能稳定、可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。