本发明涉及一种复合型tmbs器件结构及其制造方法，属于集成电路或分立器件制造技术领域。
背景技术：
tmbs是英文trenchmosbarrierschottkydiode简称，是一种新型的低功耗肖特基二极管整流器件。近年来，由于人们环保意识的加强，相比普通的平面肖特基二极管更有低正向压降和反向漏电的tmbs器件蓬勃发展，由于其功耗更低，使得应用的电子产品能效比相比应用普通的平面肖特基二极管得到了进一步提升(相应的，tmbs器件的工艺要求、制造成本要比平面肖特基二极管高)。tmbs器件之所以可以获得更低的正向导通压降和更小的反向漏电，其是利用沟槽mos的耗尽层扩展实现了对肖特基结的电场屏蔽，降低了肖特基结的反向漏电；另一方面，沟槽mos结构对肖特基结电场的屏蔽作用，也减弱了肖基结的电场强度进而提高了其击穿电压；同时，沟槽mos结构中的氧化层存在对反向电压的分压，也可以提高沟槽mos的击穿电压。因此，与普遍平面肖特基二极管相比，在击穿电压不变的情况下，tmbs可以较大幅度的降低外延层厚度及电阻率，这样tmbs器件的正向压降随之降低。对于传统tmbs器件的结构，反向漏电与正向压降是相互矛盾的参数，其中肖特基势垒高度差异引起的反向漏电和正向压降的相互矛盾与平面肖特基二极管相同，即肖特基势垒高度越高，反向漏电越小，正向压降越大，反之亦然。而引入的沟槽mos结构，对反向漏电、正向压降的影响也是相互矛盾的。简单来说，沟槽越深，反向漏电越小，正向压降越大；沟槽内sio2厚度越厚，反向漏电越大，正向压降越小；沟槽间距越大，反向漏电越大，正向压降越小。因此，tmbs器件也需要在反向漏电和正向压降之间寻找平衡点。另一方面，传统tmbs器件的结构，随着反向工作电压的提高，需要的外延层厚度和电阻率也在增大，由于其为完全的多子器件结构，没有pn结的大注入少子电导调制，这使得其电压越高，相比pn结二极管或者复合结构(含有pn结)的平面肖特基二极管，正向压降的优势越来越低，这是目前tmbs器件主流市场其反向工作电压大多在100v及以下的原因之一。
技术实现要素：
本发明所要解决的技术问题是针对上述现有技术提供一种复合型tmbs器件结构及其制造方法，获得更好的反向漏电与正向压降特性，更好的适用于高反向工作电压产品，使得tmbs器件在高反向工作电压领域相比平面肖特基二极管，仍然能够保持足够的优势或者竞争力，
本发明解决上述问题所采用的技术方案为：一种复合型的tmbs器件结构，它包括作为基片的第一导电类型浓掺衬底；在第一导电类型的浓掺衬底上设置有第一导电类型的轻掺杂外延层；在第一导电类型的轻掺杂外延层上刻蚀形成一定间距的硅沟槽阵列，在硅沟槽的下半部分硅内侧壁上形成一定厚度的sio2层，硅沟槽的上半部分外侧壁形成一薄层的第二导电类型的浓掺杂区；在整个硅沟槽填充满第二导电类型的浓掺杂poly，poly顶部表面与外延层表面齐平；在外延层和硅沟槽填充的poly表面设置有形成肖特基结的肖特基势垒层；在肖特基势垒层上设置有作为电极金属的金属层。
本发明提供一种上述复合型tmbs器件结构的制造方法，所述方法包括以下步骤：
步骤一、取包含有第一导电类型的浓掺衬底和第一电导类型的轻掺杂外延层的硅基片，在其外延层上生长一层sio2的hardmask层，并刻蚀形成用于硅沟槽刻蚀的窗口；
步骤二、采用hardmask层作为掩蔽层，在裸露的hardmask层窗口处刻蚀出硅沟槽阵列；
步骤三、去除全部hardmask层，然后生长一层sio2层；
步骤四、在sio2层上生长把沟槽内部填满的第二导电类型的浓掺杂poly；
步骤五、保留沟槽底部向上的poly，其余全部去除；
步骤六、去除沟槽内poly的水平表面上方的sio2层；
步骤七、在轻掺杂外延层表面生长把沟槽内部填满的第二导电类型的浓掺杂poly；
步骤八、去除轻掺杂外延层水平表面以上部分的poly，保留沟槽内部的poly；
步骤九、在轻掺杂外延层和沟槽内生长sio2层；
步骤十、利用沟槽内第二导电类型的浓掺杂poly为掺杂源，在与poly直接接触的第一导电类型外延层的硅沟槽侧壁上扩散出第二导电类型掺杂区；
步骤十一、刻蚀sio2层，刻蚀出用于后续与外延层形成肖特基结的窗口；
步骤十二、在表面淀积一层一定厚度的肖特基势垒层9，该层与外延层2形成肖特基接触，与浓掺杂poly形成欧姆接触；在此基础上再采用pvd工艺在肖特基势垒层9上在淀积一层电极金属层10，该金属层作为成品引线的键合金属层。
优选地，步骤一中在外延层上采用cvd或者热氧化方式生长一层sio2的hardmask层。
优选地，步骤二中利用硅干法刻蚀工艺在裸露的hardmask窗口处刻蚀出硅沟槽阵列。
优选地，步骤三中采用cvd或者热氧化方式在表面，包括沟槽内侧壁，生长一层sio2层。
优选地，步骤四中采用cvd原位掺杂的方式生长第二导电类型的浓掺杂poly，poly的厚度与沟槽的宽度相同。
优选地，步骤五中采用各向同性的腐蚀方法去除沟槽内poly的水平表面上方的sio2层。
优选地，步骤十一中采用光刻胶掩蔽刻蚀sio2的光刻方法，刻蚀sio2层形成用于后续与外延层形成肖特基结的窗口。
与现有技术相比，本发明的优点在于：
1、tmbs器件是利用相邻沟槽mos结构的耗尽层扩展及连通实现了对沟槽之间肖特基结的电场屏蔽，降低了肖特基结电场随反偏电压增大而增强的幅度，减弱了肖特基结的肖特基势垒高度随着反偏电压增加而降低的程度，进而实现了肖特基结反向漏电的降低，同时由于肖特基结电场的降低，肖特基结的击穿也随之变高。因此耗尽层扩展的宽度越宽，对肖特基结的电场屏蔽效果越好，肖特基结的漏电也就越小，肖特基结的击穿电压也越高；而沟槽mos结构在外延层内的耗尽层扩展宽度与其sio2厚度成反比，因此希望sio2厚度越薄越好。另一方面，沟槽mos结构与肖特基结为并联结构，tmbs器件的击穿电压由两者的最小者决定。而沟槽mos结构的击穿电压与其sio2厚度成正比，因此对提高沟槽mos结构的击穿电压而言，是希望sio2厚度越厚越好。可见，传统tmbs器件结构，沟槽mos结构内的sio2厚度对肖特基结的电场屏蔽效果和提高沟槽mos的击穿电压是相互矛盾的。本发明重新设计的沟槽mos结构，整个沟槽分为下半部分的传统结构与上半部分的掺杂poly扩散与外延层形成的pn结结构；上半部分的pn结，其在外延层的耗尽层扩展大于沟槽mos结构，用于增强对肖特基结的电场屏蔽；下半部分的传统沟槽mos结构，用于提高沟槽mos结构的击穿；这样相对了解决了传统tmbs器件结构，沟槽mos的sio2厚度对肖特基结的电场屏蔽效果和提高沟槽mos的击穿电压的相互矛盾。
2、传统tmbs器件结构，其降低正向压降是通过引入沟槽mos结构，在相同的击穿电压下，降低外延层厚度及电阻率获得，随着击穿电压(反向工作电压)的提高，外延层厚度及电阻率也越来越大，tmbs器件的正向压降也越来越高。而传统tmbs器件结构，为多子器件，缺少双极器件在大注入下的少子电导调制效应，这使得在tmbs器件的正向压降在大于pn结正向开通压降0.6v以后，其与pn结二极管的正向压降优势将越来越小，外延层厚度及电阻率的增大(击穿电压要求越来越高)，最终还会超过pn结的正向压降。以当前主流市场的100v反向工作电压tmbs器件为例，其标称工作电流下的正向压降通常在0.65～0.70v之间，已经到达pn结的正向开通电压。本发明在的沟槽上半部分引入了掺杂poly扩散形成的pn结，在tmbs器件的正向压降大于pn结的正向开通电压后，将逐渐向外延层内注入少子，不断的增加外延层的电导调制效应，这就达到了降低tmbs器件正向压降的目的；同时其本身不占用原有肖特基结的面积，这又提高了芯片面积的利用率(传统tmbs器件结构，在正向导通模式下，沟槽mos结构对正向压降的降低没有贡献)，正向压降进一步降低。这使得本发明应用于高反压tmbs器件的竞争力进一步增强，提高了高反压tmbs器件的应用能力。
3、本发明复合型tmbs器件结构的制造方法，与传统tmbs器件结构制造方法相比，只是在其一次poly的淀积及回刻工艺上，额外再增加一次poly的淀积及回刻，工艺简单，不需要增加新的设备及工艺。
附图说明
图1为传统tmbs器件的结构剖面图。
图2为本发明的复合型tmbs器件结构剖面图。
图3～图13为本发明实例对应的工艺流程剖面结构图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
本发明提出的一种复合型tmbs器件结构及其制造方法。并且需要说明的是，附图均采用非常简化的形式且均使用非精确的比例，仅用以方便、明晰地辅助说明本发明的结构及实现的方式。
参见图13，本发明涉及一种复合型的tmbs器件结构，它包括作为基片的第一导电类型浓掺衬底1；在第一导电类型的浓掺衬底1上设置有第一导电类型的轻掺杂外延层2；在第一导电类型的轻掺杂外延层2上刻蚀形成一定间距的硅沟槽阵列，在硅沟槽阵列的下半部分硅内侧壁上形成一定厚度的sio2层5，硅沟槽的上半部分外侧壁形成一薄层的第二导电类型的浓掺杂区8；在整个硅沟槽填充满第二导电类型的浓掺杂poly6，poly顶部表面与外延层2表面齐平；在外延层2和硅沟槽填充的poly6表面设置有形成肖特基结的肖特基势垒层9；在肖特基势垒层9上设置有作为电极金属的金属层10。
本发明涉及一种复合型的tmbs器件结构的制造方法，所述方法包括如下步骤：
步骤一、如图3所示，取包含有第一导电类型的浓掺衬底1和第一电导类型的轻掺杂外延层2的硅基片，在其外延层上采用cvd或者热氧化方式生长一层一定厚度的sio2通常称之为hardmask的层3，hardmask的厚度主要由下步的硅沟槽刻蚀的硅与sio2刻蚀选择比决定。之后采用光刻胶掩蔽刻蚀hardmask的光刻方法，刻蚀hardmask形成用于硅沟槽刻蚀的窗口。
步骤二、如图4所示，采用hardmask层3作为掩蔽层，利用硅干法刻蚀工艺在裸露的hardmask窗口处刻蚀出一定深度的硅沟槽阵列4。
步骤三、如图5所示，采用各向同性的腐蚀方法全部去除全部hardmask层3，一般采用湿法腐蚀工艺；然后采用cvd或者热氧化方式在表面(包括沟槽内侧壁)生长一层一定厚度的sio2层5。
步骤四、如图6所示，采用cvd原位掺杂的方式生长一定厚度的第二导电类型的浓掺杂poly，poly需要把沟槽内部填满；为了保证填充的形貌，poly的厚度一般与沟槽的宽度相同。
步骤五、如图7所示，采用poly回刻工艺，只保留沟槽底部向上一定深度的poly，其余poly全部去除。
步骤六、如图8所示，采用各向同性的腐蚀方法(一般为湿法腐蚀工艺)去除沟槽内poly的水平表面上方的sio2层5，此时沟槽内的poly起到掩蔽层的作用。
步骤七、如图9所示，再次采用cvd淀积的方式生长一定厚度的第二导电类型的浓掺杂poly，poly需要把沟槽内部填满。
步骤八、如图10所示，再次采用poly回刻工艺，去除外延层2水平表面以上部分的poly，只保留沟槽内部的poly。
步骤九、如图11所示，采用cvd淀积的方式生长一定厚度sio2层7，该层主要起到增加器件终端的sio2厚度；同时避免在步骤十的扩散过程中，后续用于形成肖特基结的外延层表面被浓掺的poly通过扩散气氛掺杂反型；另外也是在步骤十一中，光刻刻蚀形成肖特基结窗口的介质层。
步骤十、如图12所示，采用高温扩散的方式，利用沟槽内第二导电类型的浓掺杂poly作为掺杂源，在与poly直接接触的第一导电类型外延层的硅沟槽侧壁上扩散出一个薄层的第二导电类型的掺杂区8，该掺杂区8与第一导电类型的外延层2形成pn结。
步骤十一、如图13所示，采用光刻胶掩蔽刻蚀sio2的光刻方法，刻蚀sio2层7形成用于后续与外延层2形成肖特基结的窗口。采用pvd工艺在表面淀积一层一定厚度的肖特基势垒层9，这样该层与轻掺杂的第一导电类型外延层2形成肖特基接触(肖特基结)，与浓掺杂的第二导电类型的poly形成欧姆接触；在此基础上再采用pvd工艺在肖特基势垒层9上在淀积一层电极金属层10，该金属层作为成品封装的引线键合金属层。
除上述实施例外，本发明还包括有其他实施方式，凡采用等同变换或者等效替换方式形成的技术方案，均应落入本发明权利要求的保护范围之内。