半导体器件及其制造方法与流程

本申请主张在2017年6月8日提出申请的韩国专利申请第10-2017-0071832号的优先权，所述韩国专利申请的全部内容并入本文供参考。

本发明概念涉及一种半导体器件以及制造所述半导体器件的方法，且更具体来说，涉及包括场效应晶体管的半导体器件以及制造所述半导体器件的方法。

背景技术

由于半导体器件的大小小、功能多及/或制作成本低，因此半导体器件被视为电子产业中的重要因素。半导体器件可被分类为以下中的任一种：存储逻辑数据的半导体存储器件；处理逻辑数据的运算的半导体逻辑器件；以及具有存储元件及逻辑元件二者的混合半导体器件。随着电子产业向前发展，半导体器件对高集成度的需要越来越强。举例来说，日益要求半导体器件具有高的可靠性、高的速度、及/或多功能。半导体器件逐渐变得复杂且被高度集成以满足这些所要求特性。

技术实现要素：

本发明概念的一些实施例提供一种包括高度集成的场效应晶体管的半导体器件。

本发明概念的实施例提供一种制造包括高度集成的场效应晶体管的半导体器件的方法。

根据本发明概念的示例性实施例，一种半导体器件可包括：栅极电极，在第一逻辑单元及第二逻辑单元的每一者中在第一方向上延伸；电源线，在所述第一逻辑单元与所述第二逻辑单元之间的边界处在第二方向上延伸；以及连接结构，将所述电源线电连接到所述第一逻辑单元的有源图案及所述第二逻辑单元的有源图案。所述连接结构可位于所述电源线下方且从所述第一逻辑单元延伸到所述第二逻辑单元。所述连接结构的顶表面可处于比所述栅极电极的顶表面的水平高度高的水平高度。所述第二方向可与所述第一方向交叉。

根据本发明概念的示例性实施例，一种半导体器件可包括：第一逻辑单元及第二逻辑单元，在衬底上在第一方向上彼此相邻；栅极电极，在所述第一逻辑单元及所述第二逻辑单元的每一者中在所述第一方向上延伸；电源线，在所述第一逻辑单元与所述第二逻辑单元之间的边界处在第二方向上延伸；以及连接结构，将所述电源线电连接到所述第一逻辑单元的有源图案及所述第二逻辑单元的有源图案。所述连接结构可包括：第一接触部，位于所述第一逻辑单元的所述有源图案上；第二接触部，位于所述第二逻辑单元的所述有源图案上；以及桥接部，将所述第一接触部连接到所述第二接触部。所述第二逻辑单元的所述栅极电极可在所述第一方向上与所述第一逻辑单元的所述栅极电极对齐。在平面图中，所述桥接部可在所述第二逻辑单元的栅极电极与所述第一逻辑单元的栅极电极之间伸展。所述第二方向可与所述第一方向交叉。

根据本发明概念的示例性实施例，一种制造半导体器件的方法可包括：设计所述半导体器件的布局；以及使用所述布局在衬底上形成图案。所述设计所述布局的步骤可包括：将第一标准单元与第二标准单元在第一方向上彼此相邻地布局；以及使用连接图案替代所述第一标准单元中的多个接触图案中的第一接触图案及所述第二标准单元中的多个接触图案中的第二接触图案。所述布局可包括在所述第一标准单元与所述第二标准单元之间的边界处在第二方向上延伸的电源图案。所述第二方向可与所述第一方向交叉。所述第一接触件可从所述第一标准单元的有源区延伸到所述电源图案。所述第二接触图案可从所述第二标准单元的有源区延伸到所述电源图案。

附图说明

图1示出根据本发明概念示例性实施例的半导体器件的透视图。

图2示出根据本发明概念示例性实施例的半导体器件的平面图。

图3a、图3b、图3c及图3d示出分别沿图1所示线a-a'、线b-b'、线c-c'及线d-d'截取的剖视图。

图4a至图4e示出根据本发明概念示例性实施例的连接结构的实例的平面图。

图5示出用于设计根据本发明概念示例性实施例的半导体器件的计算机系统的方块图。

图6示出根据本发明概念示例性实施例的设计及制造半导体器件的方法的流程图。

图7示出图6所示布局设计步骤s20的流程图。

图8至图11示出根据本发明概念示例性实施例的图7所示布局设计步骤s20的布局。

图12、图14、图16、图18及图20示出根据本发明概念示例性实施例的制造半导体器件的方法的平面图。

图13a、图15a、图17a、图19a及图21a分别示出沿图12、图14、图16、图18及图20所示线a-a'截取的剖视图。

图13b、图15b、图17b、图19b及图21b分别示出沿图12、图14、图16、图18及图20所示线b-b'截取的剖视图。

图15c、图17c、图19c及图21c分别示出沿图14、图16、图18及图20所示线c-c'截取的剖视图。

图15d、图17d、图19d及图21d分别示出沿图14、图16、图18及图20所示线d-d'截取的剖视图。

[符号的说明]

10：中央处理器

30：工作存储器

32：布局设计工具

34：放置及布线工具

36：光学邻近校正工具

50：输入/输出器件

70：辅助存储装置

90：系统互连件

100：衬底

110：第一层间介电层

115：第一模塑层

117：第二模塑层

120：第二层间介电层

a-a'、b-b'、c-c'、d-d'：线

ac：有源接触件

ac_a：第一有源接触件

ac_b：第二有源接触件

ach1：第一接触孔

ach2：第二接触孔

ach3：第三接触孔

acp：接触图案

acp_a：第一接触图案

acp_a1：第一图案

acp_a2：第二图案

acp_a3：第三图案

acp_a4：第四图案

acp_a5：第五图案

acp_a6：第六图案

acp_a7：第七图案

acp_b：第二接触图案

bp：桥接部

ch：沟道区

ch1：第一沟道区

ch2：第二沟道区

cp：栅极顶盖层

cp1：第一接触部

cp2：第二接触部

cs：连接结构

cs1：第一连接结构

cs2：第二连接结构

csh1：第一连接孔

csh2：第二连接孔

csp1：连接图案/第一连接图案

csp2：连接图案/第二连接图案

d1：第一方向

d2：第二方向

d3：第三方向

d4：第四方向

fn1：第一有源图案

fn2：第二有源图案

ge：栅极电极

gi：栅极介电层

gp：栅极图案

gs：栅极间隔物

ip：绝缘图案

l1：第一距离

l2：第二距离

l3：第三距离

lc1：第一逻辑单元

lc2：第二逻辑单元

lc3：第三逻辑单元

lc4：第四逻辑单元

m1：电线

mp1：线图案

nr：nmos场效应晶体管区

pl：电源线

pl1：第一电源线

pl2：第二电源线

pp1：第一电源图案

pp2：第二电源图案

pr1：第一pmos场效应晶体管区

pr2：第二pmos场效应晶体管区

prp1：有源区/第一pmos场效应晶体管有源区

prp2：有源区/第二pmos场效应晶体管有源区

s10、s30、s40、s50、s100、s310、s320、s330、s340：步骤

s20：布局设计步骤

s200：步骤/着色步骤

s300：掩模数据准备步骤

sd：源极/漏极区

sd1：第一源极/漏极区

sd2：第二源极/漏极区

st：器件隔离层

st1：第一器件隔离层

st2：第二器件隔离层

std1：第一标准单元

std2：第二标准单元

std3：第三标准单元

std4：第四标准单元

vi：通孔

vl：虚拟线

vp：通孔图案

具体实施方式

图1示出根据本发明概念示例性实施例的半导体器件的透视图。

参照图1，衬底100可被设置成包括第一有源图案fn1、第二有源图案fn2及器件隔离层st。器件隔离层st可被设置在衬底100中以界定第一有源图案fn1及第二有源图案fn2。第二有源图案fn2可在第一方向d1上跨越器件隔离层st与第一有源图案fn1间隔开。

第一有源图案fn1及第二有源图案fn2中的每一者可包括源极/漏极区sd及沟道区ch。沟道区ch中的每一者可位于彼此相邻的一对源极/漏极区sd之间。第一有源图案fn1与第二有源图案fn2上可包括导电性相同的晶体管。举例来说，第一有源图案fn1上的源极/漏极区sd可具有与第二有源图案fn2上的源极/漏极区sd的导电性相同的导电性。

在第一有源图案fn1的沟道区ch及第二有源图案fn2的沟道区ch上可设置有栅极电极ge。栅极电极ge可在第一方向d1上延伸。栅极电极ge可不延伸到器件隔离层st上。举例来说，第二有源图案fn2上的栅极电极ge可在第一方向d1上与第一有源图案fn1上的栅极电极ge间隔开。第一有源图案fn1上的栅极电极ge及第二有源图案fn2上的栅极电极ge可沿第一方向d1彼此对齐。

尽管图中未示出，然而在沟道区ch与栅极电极ge之间可夹置有栅极介电图案。栅极电极ge可包含导电金属氮化物(例如，氮化钛或氮化钽)以及金属(例如，钛、钽、钨、铜或铝)中的一种或多种。

连接结构cs可被设置成耦合到第一有源图案fn1上的源极/漏极区sd以及耦合到第二有源图案fn2上的源极/漏极区sd。连接结构cs可跨越器件隔离层st且从第一有源图案fn1朝第二有源图案fn2延伸。连接结构cs可具有比栅极电极ge的顶表面高的顶表面。连接结构cs可包含至少一种金属材料，例如铝、铜、钨、钼及钴。

连接结构cs可包括第一接触部cp1、桥接部bp及第二接触部cp2。第一接触部cp1可连接到第一有源图案fn1上的源极/漏极区sd，且第二接触部cp2可连接到第二有源图案fn2上的源极/漏极区sd。

第二接触部cp2可不在第一方向d1上与第一接触部cp1对齐。举例来说，第二接触部cp2可在与第一方向d1交叉的第四方向d4上相对于第一接触部cp1偏置。虚拟线vl可被界定成穿过第一接触部cp1的中心且在第一方向d1上延伸。第二接触部cp2可在第二方向d2上相对于虚拟线vl偏置。桥接部bp可在器件隔离层st上在第四方向d4上延伸。桥接部bp可使第一接触部cp1与第二接触部cp2彼此连接。

在连接结构cs上可设置有通孔vi及电源线pl。通孔vi可夹置在连接结构cs的桥接部bp与电源线pl之间。电源线pl可在与第一方向d1及第四方向d4交叉的第二方向d2上延伸。举例来说，第二方向d2可垂直于第一方向d1。举例来说，电源线pl可具有比通孔vi的宽度及连接结构cs的宽度大的宽度。

电源线pl可成一体地连接到通孔vi。电源线pl与通孔vi可包含同一种金属材料。举例来说，所述金属材料可为选自铝、铜、钨、钼及钴中的一者。

图2示出根据本发明概念示例性实施例的半导体器件的平面图。图3a至图3d示出分别沿图2所示线a-a'、线b-b'、线c-c'及线d-d'截取的剖视图。在以下实施例中，将不再对与前面参照图1所论述的技术特征重复的技术特征予以详细说明，且将详细论述不同之处。

参照图2及图3a至图3d，可提供第一逻辑单元lc1到第四逻辑单元lc4。第一逻辑单元lc1及第二逻辑单元lc2可排列在第二方向d2上。第三逻辑单元lc3及第四逻辑单元lc4可排列在第二方向d2上。第一逻辑单元lc1及第三逻辑单元lc3可排列在第一方向d1上。第二逻辑单元lc2及第四逻辑单元lc4可排列在第一方向d1上。第一逻辑单元lc1到第四逻辑单元lc4中的每一者可构成逻辑电路。举例来说，第一逻辑单元lc1到第四逻辑单元lc4中的每一者可设置有构成逻辑电路的逻辑晶体管。构成第一逻辑单元lc1到第四逻辑单元lc4的逻辑晶体管及电线将在以下进行详细论述。

可提供衬底100。举例来说，衬底100可为硅衬底、锗衬底或绝缘体上硅(silicon-on-insulator，soi)衬底。衬底100可设置有第二器件隔离层st2，第二器件隔离层st2界定第一pmos场效应晶体管(pmosfieldeffecttransistor，pmosfet)区pr1、第二pmos场效应晶体管区pr2及nmos场效应晶体管(nmosfieldeffecttransistor，nmosfet)区nr。第二器件隔离层st2可形成在衬底100的上部部分处或衬底100的上部部分上。

第一pmos场效应晶体管区pr1及nmos场效应晶体管区nr可在第一方向d1上跨越第二器件隔离层st2而彼此间隔开。第一pmos场效应晶体管区pr1及第二pmos场效应晶体管区pr2可在第一方向d1上跨越第二器件隔离层st2而彼此间隔开。第一pmos场效应晶体管区pr1及第二pmos场效应晶体管区pr2以及nmos场效应晶体管区nr可在第二方向d2上延伸。第一pmos场效应晶体管区pr1及nmos场效应晶体管区nr可跨越第一逻辑单元lc1及第二逻辑单元lc2伸展。第二pmos场效应晶体管区pr2可跨越第三逻辑单元lc3及第四逻辑单元lc4伸展。尽管图中未示出，然而第二器件隔离层st2可界定除了第一pmos场效应晶体管区pr1及第二pmos场效应晶体管区pr2以及nmos场效应晶体管区nr之外的其他pmos场效应晶体管区及其他nmos场效应晶体管区。

第一pmos场效应晶体管区pr1及第二pmos场效应晶体管区pr2上可设置有在第二方向d2上延伸的多个第一有源图案fn1。nmos场效应晶体管区nr上可设置有在第二方向d2上延伸的多个第二有源图案fn2。第一有源图案fn1及第二有源图案fn2可为衬底100的一部分且可从衬底100的顶表面突出。第一有源图案fn1与第二有源图案fn2可沿第一方向排列。

举例来说，三个第一有源图案fn1可在第一pmos场效应晶体管区pr1及第二pmos场效应晶体管区pr2中的每一者上沿第二方向d2并排延伸。举例来说，三个第二有源图案fn2可在nmos场效应晶体管区nr上沿第二方向d2并排延伸。应理解，第一有源图案fn1在第一pmos场效应晶体管区pr1及第二pmos场效应晶体管区pr2中的每一者上的数目及形状不受限制，且第二有源图案fn2在nmos场效应晶体管区nr上的数目及形状不受限制。

第一有源图案fn1及第二有源图案fn2中的每一者可在各自的相对两侧上设置有在第二方向d2上延伸的第一器件隔离层st1。第一器件隔离层st1可填充第一有源图案fn1之间的沟槽。第一器件隔离层st1可填充第二有源图案fn2之间的沟槽。

第一有源图案fn1及第二有源图案fn2可具有比第一器件隔离层st1的顶表面高的上部部分。第一有源图案fn1的上部部分及第二有源图案fn2的上部部分可在第一器件隔离层st1上方垂直地(即，在第三方向d3上)突出。第三方向d3可垂直于衬底100的顶表面。第一有源图案fn1的上部部分及第二有源图案fn2的上部部分中的每一者可具有在一对第一器件隔离层st1之间突出的鳍形状。

第一器件隔离层st1与第二器件隔离层st2可成一体地连接在一起以构成实质上单个绝缘层。第二器件隔离层st2可具有与第一器件隔离层st1的顶表面共面的顶表面。第二器件隔离层st2可具有比第一器件隔离层st1的厚度大的厚度。在这种情形中，第一器件隔离层st1可与第二器件隔离层st2分开形成。举例来说，第一器件隔离层st1及第二器件隔离层st2可包含氧化硅层。

在第一有源图案fn1的上部部分处或第一有源图案fn1的上部部分上可设置有第一沟道区ch1及第一源极/漏极区sd1。第一源极/漏极区sd1可为p型杂质区。第一沟道区ch1中的每一者可夹置在一对第一源极/漏极区sd1之间。在第二有源图案fn2的上部部分处或第二有源图案fn2的上部部分上可设置有第二沟道区ch2及第二源极/漏极区sd2。第二源极/漏极区sd2可为n型杂质区。第二沟道区ch2中的每一者可夹置在一对第二源极/漏极区sd2之间。

第一源极/漏极区sd1及第二源极/漏极区sd2可为通过选择性外延生长工艺形成的外延图案。第一源极/漏极区sd1及第二源极/漏极区sd2可具有比第一沟道区ch1的顶表面及第二沟道区ch2的顶表面高的顶表面。第一源极/漏极区sd1及第二源极/漏极区sd2可包含与衬底100的半导体元素不同的半导体元素。举例来说，第一源极/漏极区sd1可包含晶格常数比衬底100的半导体元素的晶格常数大的半导体元素。因此，第一源极/漏极区sd1可向第一沟道区ch1提供压缩应力。举例来说，第二源极/漏极区sd2可包含晶格常数比衬底100的半导体元素的晶格常数小的半导体元素。因此，第二源极/漏极区sd2可向第二沟道区ch2提供张应力。作为另外一种选择，第二源极/漏极区sd2可包含与衬底100的半导体元素相同的半导体元素。

在沿第一方向d1观察时，第一源极/漏极区sd1可具有与第二源极/漏极区sd2的横截面不同的横截面(参见图3d)。举例来说，第一源极/漏极区sd1可包含硅锗，且第二源极/漏极区sd2可包含硅。

栅极电极ge可被设置成在第一方向d1上延伸，同时跨越第一有源图案fn1及第二有源图案fn2伸展。栅极电极ge可与第一沟道区ch1及第二沟道区ch2垂直交叠。栅极电极ge中的每一者可环绕第一沟道区ch1及第二沟道区ch2中的每一者的相对的侧壁及顶表面(参见图3c)。举例来说，栅极电极ge可包含导电金属氮化物(例如，氮化钛或氮化钽)以及金属(例如，钛、钽、钨、铜或铝)中的一种或多种。

在栅极电极ge中的每一者的相对的侧壁上可设置有一对栅极间隔物gs。栅极间隔物gs可沿栅极电极ge在第一方向d1上延伸。栅极间隔物gs可具有比栅极电极ge的顶表面高的顶表面。栅极间隔物gs的顶表面可与将在以下论述的栅极顶盖层cp的顶表面共面。举例来说，栅极间隔物gs可包含sicn、sicon及sin中的一者或多者。作为另外一种选择，栅极间隔物gs可包含多层，所述多层包含sicn、sicon及sin中的两者或更多者。

在栅极电极ge与第一有源图案fn1之间以及栅极电极ge与第二有源图案fn2之间可夹置有栅极介电层gi。栅极介电层gi中的每一者可沿与栅极电极ge中的对应一者的底表面延伸。栅极介电层gi中的每一者可覆盖第一沟道区ch1及第二沟道区ch2中的每一者的顶表面及相对的侧表面。栅极介电层gi可包含介电常数比氧化硅层的介电常数大的高介电常数介电材料。举例来说，高介电常数介电材料可包括以下中的一者或多者：氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽(leadscandiumtantalumoxide)及铌酸铅锌(leadzincniobate)。

在栅极电极ge中的每一者上可设置有栅极顶盖层cp。栅极顶盖层cp可沿栅极电极ge在第一方向d1上延伸。栅极顶盖层cp可包含对于将在以下论述的第一层间介电层110展现出蚀刻选择性的材料。举例来说，栅极顶盖层cp可包含sion、sicn、sicon及sin中的一者或多者。

第三逻辑单元lc3及第四逻辑单元lc4上的栅极电极ge可在第一方向d1上与第一逻辑单元lc1及第二逻辑单元lc2上的栅极电极ge间隔开。举例来说，栅极电极ge可不延伸到位于第一逻辑单元lc1及第二逻辑单元lc2与第三逻辑单元lc3及第四逻辑单元lc4之间的第二器件隔离层st2上。

在第一逻辑单元lc1及第二逻辑单元lc2上的栅极电极与第三逻辑单元lc3及第四逻辑单元lc4上的栅极电极ge之间可夹置有绝缘图案ip。绝缘图案ip可设置在位于第一逻辑单元lc1及第二逻辑单元lc2与第三逻辑单元lc3及第四逻辑单元lc4之间的第二器件隔离层st2上。绝缘图案ip中的每一者可夹置在一对栅极间隔物gs之间。举例来说，在一对栅极间隔物gs之间，第一逻辑单元lc1上的栅极电极ge、绝缘图案ip及第三逻辑单元lc3上的栅极电极ge可沿第一方向d1排列。绝缘图案ip可将第三逻辑单元lc3及第四逻辑单元lc4上的栅极电极ge与第一逻辑单元lc1及第二逻辑单元lc2上的栅极电极隔开。绝缘图案ip可包含氮化硅或氮氧化硅。

可提供第一层间介电层110及第二层间介电层120来覆盖第一有源图案fn1及第二有源图案fn2、栅极间隔物gs以及栅极顶盖层cp。第一层间介电层110及第二层间介电层120中的每一者可包含氧化硅层或氮氧化硅层。

一对栅极电极ge之间可设置有有源接触件ac，有源接触件ac穿透第一层间介电层110且电连接到第一源极/漏极区sd1及第二源极/漏极区sd2。有源接触件ac可具有在第一方向d1上延伸的棒形状。举例来说，至少一个有源接触件ac可连接到多个第一源极/漏极区sd1。举例来说，至少一个有源接触件ac可连接到多个第二源极/漏极区sd2。

有源接触件ac可包括第一有源接触件ac_a及第二有源接触件ac_b。第一有源接触件ac_a可电连接到将在以下论述的第一电源线pl1及第二电源线pl2。第二有源接触件ac_b中的至少一者可电连接到将在以下论述的电线m1。第一有源接触件ac_a可从第一源极/漏极区sd1及第二源极/漏极区sd2延伸到第二器件隔离层st2上。第一有源接触件ac_a的每一部分可与第二器件隔离层st2垂直交叠(参见图3d)。

第一层间介电层110可被第一连接结构cs1及第二连接结构cs2穿透，第一连接结构cs1及第二连接结构cs2电连接到第一源极/漏极区sd1。第一连接结构cs1及第二连接结构cs2可位于与有源接触件ac的水平高度相同的水平高度。第一连接结构cs1及第二连接结构cs2以及有源接触件ac可具有与第一层间介电层110的顶表面共面的顶表面。

第一连接结构cs1可从第一逻辑单元lc1的第一pmos场效应晶体管区pr1朝第三逻辑单元lc3的第二pmos场效应晶体管区pr2延伸。第一连接结构cs1可将第一pmos场效应晶体管区pr1的第一源极/漏极区sd1电连接到第二pmos场效应晶体管区pr2的第一源极/漏极区sd1。

第一连接结构cs1可包括第一接触部cp1、桥接部bp及第二接触部cp2。第一接触部cp1可电连接到第一pmos场效应晶体管区pr1的第一源极/漏极区sd1，且第二接触部cp2可电连接到第二pmos场效应晶体管区pr2的第一源极/漏极区sd1。第一接触部cp1与第二接触部cp2可不在第一方向d1上彼此对齐。第二接触部cp2可在与第一方向d1及第二方向d2交叉的第四方向d4上相对于第一接触部cp1偏置。虚拟线(参见图1所示vl)可被界定成穿过第一接触部cp1的中心且在第一方向d1上延伸。第二接触部cp2可在第二方向d2上相对于虚拟线vl偏置。

桥接部bp可在位于第一逻辑单元lc1与第三逻辑单元lc3之间的第二器件隔离层st2上在第四方向d4上延伸。桥接部bp可使第一接触部cp1与第二接触部cp2彼此接触。在平面图中观察时，桥接部bp可在第一逻辑单元lc1的栅极电极ge与第三逻辑单元lc3的栅极电极ge之间伸展。举例来说，桥接部bp可在第二器件隔离层st2上跨越绝缘图案ip伸展。桥接部bp可覆盖栅极顶盖层cp及一对栅极间隔物gs，栅极顶盖层cp以及所述一对栅极间隔物gs覆盖绝缘图案ip。

第二连接结构cs2可从第二逻辑单元lc2的第一pmos场效应晶体管区pr1朝第四逻辑单元lc4的第二pmos场效应晶体管区pr2延伸。第二连接结构cs2可将第一pmos场效应晶体管区pr1的第一源极/漏极区sd1电连接到第二pmos场效应晶体管区pr2的第一源极/漏极区sd1。

第二连接结构cs2可包括多个第一接触部cp1、桥接部bp及多个第二接触部cp2。第一接触部cp1可连接到第一pmos场效应晶体管区pr1的第一源极/漏极区sd1，且第二接触部cp2可连接到第二pmos场效应晶体管区pr2的第一源极/漏极区sd1。第一接触部cp1与第二接触部cp2可不在第一方向d1上彼此对齐。举例来说，第二接触部cp2中的一者可在第一方向d1上与位于一对第一接触部cp1之间的第二有源接触件ac_b对齐。第一接触部cp1中的一者可在第一方向d1上与位于一对第二接触部cp2之间的第二有源接触件ac_b对齐。

桥接部bp可设置在位于第二逻辑单元lc2与第四逻辑单元lc4之间的第二器件隔离层st2上。桥接部bp可沿第二器件隔离层st2以锯齿形路径延伸并将第一接触部cp1电连接到第二接触部cp2。在平面图中观察时，桥接部bp可在第二逻辑单元lc2的栅极电极ge与第四逻辑单元lc4的栅极电极ge之间伸展。举例来说，桥接部bp可在第二器件隔离层st2上跨越多个绝缘图案ip伸展。桥接部bp可覆盖栅极顶盖层cp及栅极间隔物gs，栅极顶盖层cp及栅极间隔物gs覆盖绝缘图案ip。

有源接触件ac以及第一连接结构cs1及第二连接结构cs2可包含彼此相同的导电材料。有源接触件ac以及第一连接结构cs1及第二连接结构cs2可包含至少一种金属材料，例如铝、铜、钨、钼及钴。

第二层间介电层120中可设置有第一电源线pl1及第二电源线pl2、电线m1及通孔vi。第一电源线pl1及第二电源线pl2、电线m1及通孔vi可构成第一金属层。第一电源线pl1及第二电源线pl2以及电线m1可具有与第二层间介电层120的顶表面共面的顶表面。第一电源线pl1及第二电源线pl2以及电线m1可具有在第二方向d2上延伸的线性形状或棒形状。

第一电源线pl1可设置在第一逻辑单元lc1及第二逻辑单元lc2与第三逻辑单元lc3及第四逻辑单元lc4之间的边界处。第一电源线pl1可设置在第一pmos场效应晶体管区pr1与第二pmos场效应晶体管区pr2之间的第二器件隔离层st2上。第二电源线pl2可与nmos场效应晶体管区nr相邻地设置在第二器件隔离层st2上。举例来说，第一电源线pl1可被施加电源电压，且第二电源线pl2可被施加地电压。

通孔vi可夹置在电线m1与第二有源接触件ac_b之间、第一电源线pl1及第二电源线pl2与第一连接结构cs1及第二连接结构cs2之间、以及第一有源接触件ac_a与第一电源线pl1及第二电源线pl2之间。通孔vi可将电线m1电连接到第二有源接触件ac_b，将第一电源线pl1及第二电源线pl2电连接到第一连接结构cs1及第二连接结构cs2，以及将第一有源接触件ac_a电连接到第一电源线pl1及第二电源线pl2。

位于第一连接结构cs1上的通孔vi可夹置在第一电源线pl1与第一连接结构cs1的桥接部bp之间。第一连接结构cs1及通孔vi可将第一电源线pl1电连接到第一pmos场效应晶体管区pr1的第一源极/漏极区sd1以及电连接到第二pmos场效应晶体管区pr2的第一源极/漏极区sd1。

位于第二连接结构cs2上的通孔vi可夹置在第一电源线pl1与第二连接结构cs2的桥接部bp之间。第二连接结构cs2及通孔vi可将第一电源线pl1电连接到第一pmos场效应晶体管区pr1的第一源极/漏极区sd1以及电连接到第二pmos场效应晶体管区pr2的第一源极/漏极区sd1。

第一电源线pl1及第二电源线pl2以及电线m1可分别成一体地连接到各自的下面的通孔vi。举例来说，第一电源线pl1及第二电源线pl2以及电线m1可与通孔vi同时形成。举例来说，可采用双镶嵌工艺来与通孔vi一同形成第一电源线pl1及第二电源线pl2。

尽管图中未示出，然而第二层间介电层120上可设置有附加绝缘层，附加绝缘层中具有附加金属层。附加金属层可包括将逻辑单元彼此连接的布线线。

根据本发明概念的实施例，单个连接结构可将电源线电连接到不同逻辑单元的源极/漏极区。半导体器件的集成度可因此得到提高且制造可因此得到简化。

图4a至图4e示出根据本发明概念示例性实施例的连接结构的实例的平面图。

参照图4a，在平面图中观察时，第一连接结构cs1上的通孔vi可具有棒形状。第一连接结构cs1上的通孔vi可在第四方向d4上延伸。举例来说，通孔vi的延伸方向可平行于桥接部bp的延伸方向。

参照图4b，在平面图中观察时，第二连接结构cs2上的通孔vi可具有棒形状。第二连接结构cs2上的通孔vi可在第四方向d4上延伸。举例来说，各通孔vi的各自的延伸方向可平行于各自下面的桥接部bp的延伸方向。

参照图4c，第一连接结构cs1的桥接部bp可在第二方向d2上延伸。举例来说，桥接部bp的延伸方向可垂直于第一接触部cp1的延伸方向(即，第一方向d1)。桥接部bp的延伸方向可垂直于第二接触部cp2的延伸方向(即，第一方向d1)。

参照图4d，图4c所示第一连接结构cs1上的通孔vi可具有棒形状。第一连接结构cs1上的通孔vi可在第二方向d2上延伸。举例来说，通孔vi的延伸方向可平行于桥接部bp的延伸方向。

参照图4e，图4c所示第一连接结构cs1上的通孔vi可具有棒形状。第一连接结构cs1上的通孔vi可在第一方向d1上延伸。举例来说，通孔vi的延伸方向可平行于第一接触部cp1及第二接触部cp2的延伸方向。

图5示出用于设计根据本发明概念示例性实施例的半导体器件的计算机系统的方块图。

参照图5，计算机系统可包括中央处理器(centralprocessingunit，cpu)10、工作存储器30、输入/输出器件(input/outputdevice，i/odevice)50及辅助存储装置(auxiliarystorage)70。所述计算机系统可被设置成用于设计根据本发明概念示例性实施例的布局的专用器件的形式。另外，所述计算机系统可被配置成驱动各种设计与验证仿真程序。

中央处理器10可驱动计算机系统中的各种软件(例如，应用程序、操作系统、器件驱动程序等)。中央处理器10可运行在工作存储器30中加载的操作系统。中央处理器10可执行基于操作系统驱动的各种应用程序。举例来说，中央处理器10可对在工作存储器30中加载的布局设计工具32、放置及布线工具(placementandroutingtool)34及/或光学邻近校正(opticalproximitycorrection，opc)工具36进行处理。

在工作存储器30中可加载有操作系统或应用程序。当启动计算机系统时，基于启动序列，存储在辅助存储装置70中的操作系统图像(图中未示出)可被加载到工作存储器30。所述计算机系统的总体输入/输出操作可由操作系统来管理。同样地，工作存储器30可加载有由用户选择的或为基础服务提供的应用程序。

为布局设计准备的布局设计工具32可从辅助存储装置70加载到工作存储器30。工作存储器30可从辅助存储装置70加载放置及布线工具34，所述放置及布线工具34对所设计的标准单元进行放置、对所放置的标准单元中的内部线图案进行重新排列以及对所放置的标准单元进行布线。工作存储器30可从辅助存储装置70加载光学邻近校正工具36，光学邻近校正工具36对所设计的布局数据执行光学邻近校正(opc)。

布局设计工具32可包括偏置功能(biasingfunction)，通过所述偏置功能来改变特定布局图案的由设计规则定义的形状及位置。另外，布局设计工具32可在改变的偏置数据条件下执行设计规则检查(designrulecheck，drc)。工作存储器30可为易失性存储器(例如，静态随机存取存储器(staticrandomaccessmemory，sram)或动态随机存取存储器(dynamicrandomaccessmemory，dram))或非易失性存储器(例如，相变随机存取存储器(phasechangerandomaccessmemory，pram)、磁性随机存取存储器(magneticrandomaccessmemory，mram)、电阻式随机存取存储器(resistancerandomaccessmemory，reram)、铁电随机存取存储器(ferroelectricrandomaccessmemory，fram)或或非闪存存储器(norflashmemory))。

输入/输出器件50可控制用户界面的用户输入/输出操作。举例来说，输入/输出器件50可包括键盘或监视器，以允许设计者置入相关信息。用户可使用输入/输出器件50来接收关于需要经调整的操作特性的半导体区或数据路径的信息。输入/输出器件50可显示光学邻近校正工具36的进程状态或处理结果。

辅助存储装置70可用作计算机系统的存储介质。辅助存储装置70可存储应用程序、操作系统图像及各种数据。辅助存储装置70可被设置成存储卡(例如，多媒体卡(multimediacard，mmc)、嵌入式多媒体卡(embeddedmultimediacard，emmc)、安全数字(securedigital，sd)卡、微型安全数字卡等)及硬盘驱动器(harddiskdrive，hdd)中的一种形式。辅助存储装置70可包括具有大的存储容量的与非闪存存储器。作为另外一种选择，辅助存储装置70可包括或非闪存存储器或下一代易失性存储器(例如，相变随机存取存储器、磁性随机存取存储器、电阻式随机存取存储器及铁电随机存取存储器)。

可提供系统互连件90来用作系统总线以在计算机系统中提供网络。中央处理器10、工作存储器30、输入/输出器件50及辅助存储装置70可通过系统互连件90电连接在一起，且可彼此交换数据。系统互连件90可并不受限于以上说明。举例来说，系统互连件90还可包括用于提高数据通信效率的附加元件。

图6示出根据本发明概念示例性实施例的设计及制造半导体器件的方法的流程图。

参照图6，可使用参照图5所论述的计算机系统来执行半导体集成电路的高级设计步骤(s10)。高级设计步骤可意指使用硬件描述语言的高级语言来描述与设计目标对应的集成电路。举例来说，在高级设计步骤中可使用例如c语言等高级语言。可使用寄存器传输级(registertransferlevel，rtl)编码或仿真来表达通过高级设计步骤设计的电路。另外，通过寄存器传输级编码创建的代码可被转换成网表，且可对网表进行合成来描述整个半导体器件。可由仿真工具来验证所合成的原理电路(schematiccircuit)，且可基于验证结果来执行调整过程。

可执行布局设计步骤在硅衬底上实施已在逻辑上完工的半导体集成电路(s20)。举例来说，可基于在高级设计步骤中合成的原理电路或者与原理电路对应的网表来执行布局设计步骤。布局设计步骤可包括基于所规定的设计规则对从单元库提供的各种标准单元进行放置及连接的布线工艺。

布局设计步骤的单元库可含有关于标准单元的操作、速度及功耗的信息。在布局设计工具32中可定义有用于将特定门级电路(gate-levelcircuit)的布局表示为布局的单元库。可对所述布局进行预先准备以定义构成将实际形成在硅衬底上的晶体管及金属线的图案的形状或尺寸。举例来说，为在硅衬底上实际形成反相器电路，可需要在硅衬底上适当地放置或描绘例如pmos、nmos、n井(n-well)、栅极电极及金属线等布局图案。为此，可首先执行搜索来选择在单元库中预定义的反相器中的合适的一个反相器。

可对所选择的及所放置的标准单元执行布线工艺。举例来说，可在所放置的标准单元上提供高级线(布线图案)。标准单元可通过布线工艺以精心设计的方式连接到彼此。标准单元的放置及布线可由放置及布线工具34自动执行。

在布线工艺之后，可对布局执行验证工艺来检查原理电路的任意部分是否违反所给定的设计规则。验证工艺可包括用于验证布局是否满足给定设计规则的设计规则检查(designrulecheck，drc)、用于验证布局中是否存在电断路(electricaldisconnection)问题的电规则检查(electricalrulecheck，erc)以及用于验证布局是否与门级网表一致的布局相对于原理图(layoutvs.schematic，lvs)检查。

可执行光学邻近校正(opc)步骤(s30)。可采用光刻工艺在硅衬底上实现从布局设计步骤获得的布局图案。光学邻近校正步骤可为用于校正在光刻工艺中出现的意外现象的技术。举例来说，光学邻近校正步骤可使用布局图案来校正不期望的现象，例如由曝光工艺中光的特性造成的折射或处理副作用。当执行光学邻近校正步骤时，所设计的布局图案的形状及位置可能会略微改变(或偏置)。

可基于通过光学邻近校正步骤加以改变的布局来产生光掩模(s40)。光掩模大体来说可通过使用涂布在玻璃衬底上的铬层对布局图案进行描绘来制成。

可使用所产生的光掩模来制造半导体器件(s50)。在使用光掩模制造半导体器件时可重复地执行各种曝光及蚀刻工艺。尽管以上已阐述了这些工艺，然而在硅衬底上可依序形成在布局设计步骤中定义的图案。

图7示出图6所示布局设计步骤s20的流程图。图8至图11示出根据本发明概念示例性实施例的图7所示布局设计步骤s20的布局。

参照图7及图8，可对第一标准单元std1到第四标准单元std4进行放置，且可对所放置的第一标准单元std1到第四标准单元std4执行布线工艺(s100)。第一标准单元std1与第二标准单元std2可线性排列在第二方向d2上。第三标准单元std3与第四标准单元std4可线性排列在第二方向d2上。第一标准单元std1与第三标准单元std3可线性排列在第一方向d1上。第二标准单元std2与第四标准单元std4可线性排列在第一方向d1上。

第一标准单元std1到第四标准单元std4可包括有源区prp1、prp2及nrp、栅极图案gp、接触图案acp、线图案mp1、第一电源图案pp1及第二电源图案pp2以及通孔图案vp。有源区prp1、prp2、nrp可在与第一方向d1交叉(例如，垂直于第一方向d1)的第二方向d2上延伸。有源区prp1、prp2及nrp可在第一方向d1上彼此间隔开。有源区prp1、prp2及nrp可包括第一pmos场效应晶体管有源区prp1、第二pmos场效应晶体管有源区prp2及nmos场效应晶体管有源区nrp。

栅极图案gp可跨越有源区prp1、prp2及nrp伸展并在第一方向d1上延伸。栅极图案gp可沿第二方向d2排列。第二pmos场效应晶体管有源区prp2上的栅极图案gp可在第一方向d1上与第一pmos场效应晶体管有源区prp1上的栅极图案gp间隔开。

接触图案acp可位于各栅极图案gp之间。接触图案acp可具有在第一方向d1上延伸的棒形状。接触图案acp可包括第一接触图案acp_a及第二接触图案acp_b。第一接触图案acp_a可从有源区prp1、prp2及nrp朝第一电源图案pp1及第二电源图案pp2延伸。举例来说，各第一接触图案acp_a中的每一者可与第一电源图案pp1及第二电源图案pp2中的每一者局部地交叠。第二接触图案acp_b可受限制地仅被放置在有源区prp1、prp2及nrp上。第二接触图案acp_b可与第一电源图案pp1及第二电源图案pp2间隔开。

举例来说，第一接触图案acp_a可包括第一图案acp_a1到第七图案acp_a7。第一pmos场效应晶体管有源区prp1上可设置有第一图案acp_a1、第三图案acp_a3、第四图案acp_a4及第六图案acp_a6。第二pmos场效应晶体管有源区prp2上可设置有第二图案acp_a2、第五图案acp_a5及第七图案acp_a7。

线图案mp1、第一电源图案pp1及第二电源图案pp2以及通孔图案vp可位于比栅极图案gp的水平高度高的水平高度。线图案mp1、第一电源图案pp1及第二电源图案pp2以及通孔图案vp可界定第一金属层。线图案mp1以及第一电源图案pp1及第二电源图案pp2可沿第二方向d2延伸。

通孔图案vp可被放置在第一电源图案pp1及第二电源图案pp2可与第一接触图案acp_a交叠的区段上。通孔图案vp可被放置在线图案mp1可与第二接触图案acp_b交叠的区段上。通孔图案vp可界定通孔(参见图2所示vi)，第一电源线及第二电源线(参见图2所示pl1及pl2)可通过所述通孔垂直地连接到第一有源接触件(参见图2所示ac_a)。通孔图案vp可界定通孔(参见图2所示vi)，电线(参见图2所示m1)可通过所述通孔垂直地连接到第二有源接触件(参见图2所示ac_b)。

尽管图中未示出，然而对第一标准单元std1到第四标准单元std4进行的布线工艺可包括将布线图案放置在比线图案mp1的水平高度以及第一电源图案pp1的水平高度及第二电源图案pp2的水平高度高的水平高度处。

参照图7及图9，可对第一标准单元std1到第四标准单元std4的接触图案acp执行着色步骤(s200)。着色步骤可考虑到光刻工艺的图案化分辨率限值来执行。举例来说，接触图案acp可并非全部通过单次光刻工艺形成在衬底上。当接触图案acp以比图案化分辨率限值小的间距间隔开时便可出现此种情形。在这种情形中，可通过执行多于一次光刻工艺来将接触图案acp全部形成在衬底上。出于以上原因，着色步骤可包括将接触图案acp划分成多个群组。

图9示例性地示出对接触图案acp进行着色步骤的结果。同一群组中包括的接触图案acp可由相同的颜色(例如，相同的阴影线(hatching))来表达。举例来说，各第一接触图案acp_a可被相同地进行着色来表达第一群组。各第二接触图案acp_b可被着色来表达第二群组及第三群组。两个邻近的第二接触图案acp_b中的一者可包括在第二群组中，且两个邻近的第二接触图案acp_b中的另一者可包括在第三群组中。

第一群组的第一图案acp_a1与第二图案acp_a2可以第一距离l1彼此间隔开。第一群组的第二图案acp_a2与第三图案acp_a3可以第二距离l2彼此间隔开。第一群组的第三图案acp_a3与第四图案acp_a4可以第三距离l3彼此间隔开。第一群组的第四图案acp_a4与第五图案acp_a5可以第一距离l1彼此间隔开。第一群组的第五图案acp_a5与第六图案acp_a6可以第一距离l1彼此间隔开。第一距离l1可小于图案化分辨率限值。第二距离l2及第三距离l3可大于图案化分辨率限值。

在着色步骤(s200)之后，可执行掩模数据准备步骤(s300)。在掩模数据准备步骤s300中，可收集在设计半导体器件时获得的关于所设计布局的总体数据且接着可执行光学邻近校正(opc)。

举例来说，掩模数据准备步骤s300可包括步骤s310、步骤s320、步骤s330及步骤s340，在步骤s310中，在图9所示第一布局中在各第一接触图案acp_a之间是否可能会发生颜色冲突；在步骤s320中，可使用连接图案csp1及csp2来替换发生颜色冲突的第一接触图案acp_a；在步骤s330中可在连接图案csp1及csp2上产生通孔图案vp；在步骤s340中，可通过以上步骤从第一布局输出最终的第二布局。

举例来说，参照图7及图10，可使用连接图案csp1及csp2来替换发生颜色冲突的第一接触图案acp_a(s310及s320)。颜色冲突可意指第一群组中的各第一接触图案acp_a之间的距离小于图案化分辨率限值。举例来说，在图9所示第一图案acp_a1与第二图案acp_a2之间可能会发生颜色冲突。在图9所示第四图案acp_a4与第五图案acp_a5之间可能会发生颜色冲突。在图9所示第五图案acp_a5与第六图案acp_a6之间可能会发生颜色冲突。在图9所示第六图案acp_a6与第七图案acp_a7之间可能会发生颜色冲突。相比之下，在图9所示第二图案acp_a2与第三图案acp_a3之间则不会发生颜色冲突。在图9所示第三图案acp_a3与第四图案acp_a4之间不会发生颜色冲突。图9所示发生颜色冲突的第一接触图案acp_a不太可能使用单个光掩模通过单次光刻工艺便全部形成在衬底上。因此可向发生颜色冲突的第一接触图案acp_a提供额外的颜色，从而额外地形成第四群组。然而，在这种情形中，由于可能需要从第一群组到第四群组制作制作四个光掩模且可能不可避免地执行四次光刻工艺，因此可能工艺效率低下。

根据本发明概念的实施例，可执行布局校正而不添加第四群组。举例来说，单个第一连接图案csp1可替换已经历颜色冲突的第一图案acp_a1及第二图案acp_a2。单个第二连接图案csp2可替换已经历颜色冲突的第四图案acp_a4到第七图案acp_a7。因此，第一群组的各图案之间的距离可变得大于图案化分辨率限值，且因此，可使用仅一个光掩模通过单次光刻工艺在衬底上实施第一群组中的图案。

未发生颜色冲突的第一接触图案acp_a可界定第一有源接触件(参见图2所示ac_a)。第二接触图案acp_b可界定第二有源接触件(参见图2所示ac_b)。第一连接图案csp1及第二连接图案csp2可界定第一连接结构及第二连接结构(参见图2所示cs1及cs2)。

参照图7及图11，可将旧的通孔图案vp擦除且接着可在第一连接图案csp1及第二连接图案csp2上产生新的通孔图案vp(s330)。新产生的通孔图案vp的数目及形状不受限制。举例来说，新的通孔图案vp可界定以上参照图4a至图4e论述的各种形状的通孔vi。

可输出图11所示布局作为第二布局(s340)。可对所输出的第二布局执行光学邻近校正，且从而可制作出光掩模。可将所制作出的光掩模用于半导体工艺，且因此可制造出半导体器件(参见图6)。根据本发明概念的实施例，可从第一群组到第三群组制作出三个光掩模，且接着可施行三次光刻工艺。此将在以下参照图16至图21d来进一步详细地论述。因此，在设计及制造半导体器件的方法中，由于可减少用于形成耦合到源极/漏极区的接触件的光掩模的数目、以及光刻工艺的次数，因此可高效地执行半导体工艺。

图12、图14、图16、图18及图20示出根据本发明概念示例性实施例的制造半导体器件的方法的平面图。图13a、图15a、图17a、图19a及图21a分别示出沿图12、图14、图16、图18及图20所示线a-a'截取的剖视图。图13b、图15b、图17b、图19b及图21b分别示出与图12、图14、图16、图18及图20所示线b-b'对应的剖视图。图15c、图17c、图19c及图21c分别示出与图14、图16、图18及图20所示线c-c'对应的剖视图。图15d、图17d、图19d及图21d分别示出与图14、图16、图18及图20所示线d-d'对应的剖视图。根据本发明概念的实施例，可使用图11所示第二布局在衬底上实际形成图案。

参照图12、13a及图13b，可提供衬底100。举例来说，衬底100可为硅衬底、锗衬底或绝缘体上硅(soi)衬底。可对衬底100的上部部分进行图案化以形成第一有源图案fn1及第二有源图案fn2。可形成填充在第一有源图案fn1与第二有源图案fn2之间的第一器件隔离层st1。可在衬底100上形成第二器件隔离层st2以界定第一pmos场效应晶体管区pr1、第二pmos场效应晶体管区pr2及nmos场效应晶体管区nr。

可采用浅沟槽隔离(shallowtrenchisolation，sti)工艺来形成第一器件隔离层st1及第二器件隔离层st2。可使用氧化硅来形成第一器件隔离层st1及第二器件隔离层st2。

返回参照图14以及图15a至图15d，可形成在第一方向d1上延伸并跨越第一有源图案fn1及第二有源图案fn2伸展的栅极电极ge。可在栅极电极ge下方形成栅极介电层gi。可在栅极电极ge中的每一者的相对两侧上形成栅极间隔物gs。可在栅极电极ge上形成栅极顶盖层cp。

举例来说，形成栅极电极ge可包括形成跨越第一有源图案fn1及第二有源图案fn2伸展的牺牲图案、在牺牲图案中的每一者的相对两侧上形成栅极间隔物gs、以及使用栅极电极ge来替换牺牲图案。

可在第一pmos场效应晶体管区pr1与第二pmos场效应晶体管区pr2之间在第二器件隔离层st2上形成绝缘图案ip，且可因此将栅极电极ge彼此隔开。形成绝缘图案ip可包括使用绝缘图案ip替代第二器件隔离层st2上的牺牲图案。在形成绝缘图案ip之后可形成栅极电极ge。

栅极电极ge可包含金属及导电金属氮化物中的一者或多者。栅极介电层gi可包含介电常数比氧化硅层的介电常数大的高介电常数介电材料。栅极间隔物gs可包含sicn、sicon及sin中的一者或多者。栅极顶盖层cp可包含sion、sicn、sicon及sin中的一者或多者。绝缘图案ip可包含氮化硅或氮氧化硅。

可在第一有源图案fn1的上部部分上或第一有源图案fn1的上部部分处形成第一源极/漏极区sd1。可在第二有源图案fn2的上部部分上或第二有源图案fn2的上部部分处形成第二源极/漏极区sd2。第一源极/漏极区sd1与第二源极/漏极区sd2可形成在栅极电极ge中的每一者的相对两侧上。第一源极/漏极区sd1可掺杂有p型杂质，且第二源极/漏极区sd2可掺杂有n型杂质。

举例来说，第一源极/漏极区sd1及第二源极/漏极区sd2可为通过选择性外延生长工艺形成的外延图案。可执行工艺来在栅极电极ge中的每一者的相对两侧上使第一有源图案fn1及第二有源图案fn2局部地凹进，且接着可对第一有源图案fn1的凹进部分及第二有源图案fn2的凹进部分执行外延生长工艺。

可在衬底100的整个表面上形成第一层间介电层110。第一层间介电层110可覆盖第一有源图案fn1及第二有源图案fn2、栅极间隔物gs及栅极顶盖层cp。第一层间介电层110可由氧化硅层或氮氧化硅层形成。

参照图16以及图17a至图17d，可形成穿透第一层间介电层110并暴露出第一源极/漏极区sd1及第二源极/漏极区sd2的第一接触孔ach1。可形成穿透第一层间介电层110并暴露出第一源极/漏极区sd1的第一连接孔csh1及第二连接孔csh2。

第一接触孔ach1以及第一连接孔csh1及第二连接孔csh2可使用第一群组形成，所述第一群组包括参照图11所论述的第一接触图案acp_a以及第一连接图案csp1及第二连接图案csp2。举例来说，形成第一接触孔ach1以及第一连接孔csh1及第二连接孔csh2可包括使用第一群组制作第一光掩模且接着通过使用第一光掩模执行第一光刻工艺来对第一层间介电层110进行图案化。

参照图18以及图19a至图19d，可在第一层间介电层110上形成第一模塑层115来填充第一接触孔ach1以及第一连接孔csh1及第二连接孔csh2。可形成穿透第一模塑层115及第一层间介电层110并暴露出第一源极/漏极区sd1及第二源极/漏极区sd2的第二接触孔ach2。

第二接触孔ach2可使用第二群组形成，第二群组包括图11所示第二接触图案acp_b中的一者或多者。举例来说，形成第二接触孔ach2可包括使用第二群组制作第二光掩模且接着通过使用第二光掩模执行第二光刻工艺来对第一模塑层115及第一层间介电层110进行图案化。

参照图20以及图21a至图21d，可在第一模塑层115上形成第二模塑层117来填充第二接触孔ach2。可形成穿透第一模塑层115及第一层间介电层110并暴露出第一源极/漏极区sd1及第二源极/漏极区sd2的第三接触孔ach3。

第三接触孔ach3可使用第三群组形成，第三群组包括图11所示第二接触图案acp_b中其余的第二接触图案acp_b。举例来说，形成第三接触孔ach3可包括使用第三群组制作第三光掩模且接着通过使用第三光掩模执行第三光刻工艺来对第二模塑层117、第一模塑层115及第一层间介电层110进行图案化。

返回参照图2以及图3a至图3d，可移除第一模塑层115及第二模塑层117。可使用金属材料来填充第一连接孔csh1及第二连接孔csh2以形成分别填充第一连接孔csh1及第二连接孔csh2的第一连接结构cs1及第二连接结构cs2。可使用金属材料来填充第一接触孔ach1以形成第一有源接触件ac_a。可使用金属材料来填充第二接触孔ach2及第三接触孔ach3以形成第二有源接触件ac_b。金属材料可包含铝、铜、钨、钼、及钴中的一者或多者。

可在第一层间介电层110上形成第二层间介电层120。第二层间介电层120可由氧化硅层或氮氧化硅层形成。可在第二层间介电层120中形成第一电源线pl1及第二电源线pl2、电线m1及通孔vi。通孔vi可形成在电线m1与第二有源接触件ac_b之间、第一电源线pl1及第二电源线pl2与第一连接结构cs1及第二连接结构cs2之间、以及第一有源接触件ac_a与第一电源线pl1及第二电源线pl2之间。

在根据本发明概念实施例的半导体器件中，单个连接结构可将电源线电连接到不同逻辑单元的源极/漏极区。由此，半导体器件的集成度可因此得到提高且制造可因此得到简化。