一种具有稳固短路承受能力的IGBT的制作方法

本发明属于功率半导体器件
技术领域：
，具体涉及一种具有稳固短路承受能力的igbt。
背景技术：
随着高速铁路、智能电网、新能源汽车等领域的快速发展，绝缘栅双极晶体管(insulatedgatebipolartransistor，igbt)凭借着栅极易驱动、输入阻抗高、开关速度快、电流密度大、饱和压降低等优点，已经成为中高功率范围内的主流功率开关器件之一；同时还将继续朝着高压、大电流、高工作温度和高可靠性等方向发展，igbt器件技术已被国家列为重大专项课题进行研究。高压igbt器件在应用中，特别是在电机驱动过程中，器件两端会经历短路情况；器件在负载短路情况下导通，存在短暂的温度急剧上升过程。igbt短路失效从时间上表现为立刻失效和延迟失效(delayedbreak)，延迟失效主要是由温度升高引发的热奔现象，是高压igbt器件常见的短路失效模式；短路承受时间是衡量器件抗短路能力的重要参数，其典型值为10μs。为了提高器件的抗短路能力，在现有模块封装的散热条件下，应使器件的短路饱和电流尽可能低，以减少短路过程中热量的产生。高压igbt通常采用平面栅结构，常用于高铁、电力输运等对可靠性(特别是短路能力)要求很高的环境，学者们提出了平面栅型的注入增强栅双极晶体管(higt)、增强平面型igbt(ep-igbt)和发射极镇流电阻(ebr)-igbt等多种结构来提高其短路能力。但higt在平面栅下pbase区引入的空穴势垒层，其浓度过高，会使pbase与空穴势垒层形成的pn结提前发生雪崩击穿，降低器件击穿电压；ep-igbt短路能力的提升，需要同时优化载流子存储层、软穿通缓冲层和集电区设计，才不会对正向阻断电压产生影响；ebr-igbt在版图设计中，引入由n+掺杂区形成的发射极镇流电阻，其电阻值通常呈现弱正温度系数，使器件在高温下的短路能力减弱。随着刻槽工艺的不断改进，槽栅型结构igbt，因为消除了平面栅型igbt寄生jfet电阻，从而降低了饱和压降和通态损耗；但槽栅型igbt(trenchigbt)在槽栅底部存在电场峰值，限制了阻断电压的提高，同时其短路电流较大，抗短路能力较弱。通过采用宽槽栅间距或fp(floating-pbody)区域能降低器件电流密度，明显提高tigbt的短路承受能力，但fp结构的槽栅型igbt(fp-tigbt)因为负栅电容效应，使得在器件开启时fp结构中产生的电压变化，通过密勒电容cgc在栅极产生位移电流，降低igbt的栅极控制能力，同时会带来emi噪声问题。abb和hitachi等国外企业已经推出了3300v-tigbt产品，通过内置结深超过槽栅深度的分立浮空p区(separatefloatingpbody)，起到降低槽栅底部电场峰值和增强电导调制的作用，改善eoff-vcesat折衷关系，同时改善emi噪声问题，但分立fp区会影响器件耐压和导通特性；同时正向导通时存储在分立fp区中的空穴，在短路条件下关断时如不能及时从fp区中抽取，极易引发器件发生延迟失效，降低了器件的短路承受能力。将分立fp通过固定电阻与地相连，提供部分空穴通路，易造成导通损耗增大。高压igbt为了降低开关时间和关断的可靠性，常采用正负栅极电压的控制方案，因此对igbt栅极结构提出了更多的限制。技术实现要素：鉴于上文所述，本发明针对现有分立浮空p区的槽栅igbt器件，存在fp区存储空穴致使器件短路关断能力下降、短路承受能力降低等问题，提出一种具有稳固短路承受能力的igbt。通过在分立fp中形成沟槽，沟槽中内置jfet结构形成空穴载流子控制结构，等效为可变电阻，保证在器件正常导通时导通压降与传统分立fp结构相当，在短路条件下导通时提供空穴额外的泄放通路，增大器件的导通压降，降低短路饱和电流，提升器件短路关断能力和短路承受时间。为了实现上述目的，本发明提供如下技术方案：一种具有稳固短路承受能力的igbt，其元胞结构包括从下至上依次层叠的金属集电极7、p+集电区6、n型缓冲层5、n-漂移区4和金属发射极11；所述n-漂移区4的顶层中间区域设有分立p+浮空pbody区8，所述分立p+浮空pbody区8的两侧分别设有p+基区2，所述p+基区2的顶层设有n+发射区1；所述p+基区2和n+发射区1通过金属发射极11与分立p+浮空pbody区8相接触；所述p+基区2和n+发射区1与分立p+浮空pbody区8之间设有栅极结构，所述栅极结构包括栅电极9和栅介质层3，栅介质层3沿器件垂直方向延伸进入n-漂移区4中形成沟槽，所述栅电极9设置在沟槽中；所述栅介质层3的一侧与p+基区2、n+发射区1和n-漂移区4接触，其特征在于：所述栅介质层3的另一侧与分立p+浮空pbody区8通过n-漂移区4相隔离；所述分立p+浮空pbody区8中还设有n+型jfet栅极区14、p+型jfet源区13和p-型jfet沟道区15形成的jfet结构；p-型jfet沟道区15设置在分立p+浮空pbody区8顶层的中间区域，所述p+型jfet源区13设置在p-型jfet沟道区15的顶层，所述n+型jfet栅极区14对称设置在p+型jfet源区13的两侧，通过连接桥12、二极管n型区16、二极管p型区17与栅电极9相接触；所述n+型jfet栅极区14与分立p+浮空pbody区8间通过介质层10相隔离；所述p+型jfet源区13通过金属发射极11与p+基区2和n+发射区1相接触；所述金属发射极11与n-漂移区4和p-型jfet沟道区15之间，二极管n型区16、二极管p型区17与金属发射极11和n-漂移区4之间，以及连接桥12与n-漂移区4之间分别通过介质层10相隔离。进一步的是，本发明中二极管n型区16和二极管p型区17形成的二极管具备导通压降低、结电容小、高击穿电压的特点。进一步的是，本发明中二极管n型区16和二极管p型区17为多晶硅或单晶硅材料。进一步的是，本发明中分立p+浮空pbody区8的结深大于栅极结构的深度。进一步的是，本发明中介质层10形成对jfet栅极区14的半包围结构，消除jfet栅极区14和分立p+浮空pbody区8间的pn结电容。进一步的是，本发明中对二极管n型区16和二极管p型区17的掺杂方式为非均匀掺杂或者均匀掺杂。进一步的是，本发明中半导体材料为单晶硅、碳化硅或者氮化镓。本发明的分立p+浮空pbody区8中引入的jfet结构需要满足以下条件：1.分立p+浮空pbody区8与栅极结构之间通过n-漂移区4隔断；2.n+型jfet栅极区14位于正向阻断时分立p+浮空pbody区8的中性区域；3.jfet结构中左右对称的n+型jfet栅极区14与p-型jfet沟道区15产生的耗尽层宽度能将沟道区完全阻断。4.jfet结构中左右对称的n+型jfet栅极区14与相应二极管n型区16、二极管p型区17和连接桥12之间形成欧姆接触。相比现有技术，本发明的有益效果在于：1.本发明通过在分立p+浮空pbody区中引入jfet区，jfet区等效为可变电阻；在器件正向导通时得以存储空穴，保证器件的饱和导通压降与传统结构相当；在器件正向阻断时将分立fp区接地，提升了器件的击穿电压。2.本发明jfet结构在器件短路导通条件下，分立fp区电位上升使得jfet沟道开启，降低了漂移区内电导调制程度，提升了短路导通条件下导通压降，降低了短路电流，有利于提升器件的短路承受能力。3.本发明jfet结构在器件短路关断过程中，因为jfft栅极的控制作用使得jfet沟道处于导通条件，增加了关断时空穴的泄放通路、缩短了空穴泄放路径，有利于抑制延迟失效，提升短路关断的可靠性。4.本发明jfet栅极区14依次通过反向的二级管n型区16、二极管p型区17与igbt栅极9相连，能减小从jfet栅极区14产生的泄漏电流，能满足igbt在正负栅压条件下的应用要求。5.本发明介质层10对jfet栅极区14的半包围结构，能降低由jfet栅极区、分立p+浮空pbody区和n-漂移区形成寄生npn三极管，在ibgt导通时产生的jfet栅极泄漏电流。6.本发明提出的二极管n型区16、二极管p型区17结构，与现有igbt多晶硅栅极制作工艺兼容。附图说明图1是传统分立浮空pbody区igbt器件的结构示意图；图2是本发明提供的具有稳固短路承受能力的igbt的结构示意图；图3是本发明提供的具有稳固短路承受能力的igbt等价电路图；图4是本发明提供的igbt结构正常导通时正面结构的电流线分布；图5是本发明提供的igbt结构短路导通时正面结构的电流线分布；图6是传统igbt结构短路导通时正面结构的电流线分布；图7是本发明提供的igbt结构与传统结构短路仿真波形对比；图中：1为n+发射区，2为p+基区，3为栅介质层，4为n-漂移区，5为n型缓冲层，6为p+集电区，7为金属集电极，8为分立p+浮空pbody区，9为栅电极，10为介质层，11为金属发射极，12为连接桥，13为p+型jfet源区，14为n+型jfet栅极区，15为p-型jfet沟道区，16为二极管n型区，17为二极管p型区。具体实施方式下面结合说明书附图和具体实施方式对本发明的技术方案进行详细、清楚的阐述：实施例：一种具有稳固短路承受能力的igbt，如图2所示，其元胞结构包括从下至上依次层叠的金属集电极7、p+集电区6、n型缓冲层5、n-漂移区4和金属发射极11；所述n-漂移区4的顶层中间区域设有分立p+浮空pbody区8，所述分立p+浮空pbody区8的两侧分别设有p+基区2，所述p+基区2的顶层设有n+发射区1；所述p+基区2和n+发射区1通过金属发射极11与分立p+浮空pbody区8相接触；所述p+基区2和n+发射区1与分立p+浮空pbody区8之间设有栅极结构，所述栅极结构包括栅电极9和栅介质层3，栅介质层3沿器件垂直方向延伸进入n-漂移区4中形成沟槽，所述栅电极9设置在沟槽中；所述栅介质层3的一侧与p+基区2、n+发射区1和n-漂移区4接触，其特征在于：所述栅介质层3的另一侧与分立p+浮空pbody区8通过n-漂移区4相隔离；所述分立p+浮空pbody区8中还设有n+型jfet栅极区14、p+型jfet源区13和p-型jfet沟道区15形成的jfet结构；p-型jfet沟道区15设置在分立p+浮空pbody区8顶层的中间区域，所述p+型jfet源区13设置在p-型jfet沟道区15的顶层，所述n+型jfet栅极区14对称设置在p+型jfet源区13的两侧，通过连接桥12、二极管n型区16、二极管p型区17与栅电极9相接触；所述n+型jfet栅极区14与分立p+浮空pbody区8间通过介质层10相隔离；所述p+型jfet源区13通过金属发射极11与p+基区2和n+发射区1相接触；所述金属发射极11与n-漂移区4和p-型jfet沟道区15之间，二极管n型区16、二极管p型区17与金属发射极11和n-漂移区4之间，以及连接桥12与n-漂移区4之间分别通过介质层10相隔离。作为优选实施方式，本实施例中分立p+浮空pbody区8的结深大于栅极结构(即槽栅)的深度，在器件正向阻断时，能减弱正向阻断时栅极结构(即槽栅)底部的电场集聚现象，从而保证了槽栅型igbt器件正向耐压的可靠性。二极管n型区16、二极管p型区17采用多晶硅材料制备，形成具备导通压降低、结电容小、高击穿电压的多晶硅二极管，与n+型jfet栅极区14和连接桥12之间形成欧姆接触。下面结合实施例对本发明原理进行详细说明：所提结构在正常工作状态下，基本静态参数优于传统结构。在正向阻断时，igbt栅极为零电位，此时jfet沟道导通，分立p+浮空pbody区8通过jfet沟道直接与地相连，增加了浮空pbody/n-漂移区耐压pn结；同时分立p+浮空pbody区8的结深大于栅极结构的深度，能够减弱正向阻断时槽栅底部的电场集聚现象，有助于提升击穿电压。相比之下，图1的传统分立浮空pbody区igbt器件结构，在正向阻断时，分立浮空pbody区电位浮空，虽然可以降低槽栅底部的电场峰值，但分压效果不如pbody区接地，使得正向阻断电压低于所提结构。在器件正向导通时，igbt栅极为高电位，此时n+型jfet栅极区14与p-型jfet沟道区15形成耗尽层，分立p+浮空pbody区8将不会与地电位相接，与传统结构工作模式相同。即电子从mos沟道注入到漂移区中，空穴从背部的p+集电区6注入到n-漂移区4中，n-漂移区4发生电导调制作用；同时，空穴会存储在分立p+浮空pbody区8中，根据电中性原理，n-漂移区4中会有相应的电子，从而增强了n-漂移区4内载流子浓度，有利于降低器件饱和导通压降。所提结构中介质层10对jfet栅极区14实现半包围，能够降低由n+型jfet栅极区14、分立p+浮空pbody区8和n-漂移区4形成的寄生npn晶体管pn结面积，降低寄生npn增益；同时n+型jfet栅极区14通过反向连接的多晶硅二极管与igbt栅极9相连，可有效减小器件在导通时通过jfet栅极处的泄漏电流，提高igbt栅极控制能力。所提结构在短路条件下导通时，相比于正常导通状态，器件两端要承受80％的正向阻断电压，导致流过器件的电流急剧升高；分立p+浮空pbody区8的电位随之上升，导致jfet沟道/n+型jfet栅极区形成的pn结反偏程度降低；因为与n+型jfet栅极连接的多晶硅二极管处于反向耐压状态，保证了pn结反偏时的泄漏电流不会通过jfet栅极；分立p+浮空pbody区8电位的上升，使得jfet沟道区不能维持夹断状态，漂移区中空穴将通过jfet沟道区输运到地端，降低了漂移区中载流子浓度，从而显著提升器件的导通压降，有利于降低短路电流，提升器件的短路承受时间。当器件处于短路关断状态时，特别是通过负栅压将器件关断时，此时jfet沟道/n+型jfet栅极区形成正偏状态，易触发n+型jfet栅极区14、分立p+浮空pbody区8和n型漂移区形成的寄生三极管开启，进而导致器件发生闩锁而烧毁。所提结构的n+型jfet栅极区14通过反向连接的多晶硅二极管与igbt栅极9相连，提供了额外的耐压结，能有效阻断寄生三极管所需的电流通路，满足器件关断和负栅压应用的要求。关断时jfet栅极随着igbt栅极电位的降低而降低，此时jfet沟道在jfet栅极电位的控制下，jfet沟道导通程度提升；相比于传统结构空穴只能通过p+基区2输运，所提结构在关断过程中jfet沟道提供了额外的、更短路径的空穴泄放通路，降低了短路关断过程中，空穴在p+基区2输运路径中与漂移区耗尽层发生碰撞的概率，降低泄漏电流增大；特别是在短路关断过程晶格温度升高的条件下，能有效抑制空穴泄漏电流与高温之间形成正反馈，提升器件短路关断的可靠性，抑制延迟失效现象的发生。而传统结构分立p+浮空pbody区中的空穴，只能通过p+基区输运，易导致空穴泄漏电流与高温之间形成正反馈，降低了器件热稳定性和短路关断能力。本发明提出的器件结构决定了器件能够满足正负栅压条件下的应用要求，多晶硅二极管可有效地抑制寄生npn三极管开启，提高器件的栅控能力；同时短路导通时jfet沟道会因为分立p+浮空pbody区电位上升而导通，空穴载流子从jfet沟道流向地端，显著提升导通压降，有效降低导通态的短路电流，提升器件短路承受能力。为了验证本发明的有益效果，以3300v高压n沟道槽栅型igbt设计为例，利用medici软件对图1所示的传统igbt器件结构以及图2所示本发明提出igbt器件结构进行仿真比较，包括器件的静态参数：正向阻断电压、饱和导通压降和阈值电压，还有器件的短路电流和短路承受时间，对比结果如下表所示：参数所提igbt结构传统igbt结构正向阻断电压(v)42973801阈值电压(v)4.454.56导通压降(v)1.71.7短路电流(a)490502短路承受时间(μs)11.110.9从表中明显发现，本发明所提结构正向阻断电压为4297v，相比于传统结构提高了13％，导通压降两者相当；短路导通时峰值电流所提结构为490a，明显低于传统结构；因为短路导通时峰值电流的降低和关断过程中所提结构提供了额外的空穴通路，使得所提结构的短路承受时间提升到11.1μs，器件的短路承受能力得到提升。图4和图5分别表示所提结构在正常导通和短路导通情况下，载流子输运路径的差异。图中线条为电流线，在正常导通时，电流线流经分立fp区，主要为空穴载流子；因为jfet沟道在igbt栅极的控制下发生夹断，使得分立fp区存储空穴，对下方漂移区中的电导调制作用起到增强效果。图5表示所提结构短路导通时，因为分立fp区中电位升高，使得jfet沟道不能完全夹断，形成一条空穴的泄放通路，漂移区中的空穴载流子从jfet沟道流出，降低了短路电流大小，增加了导通压降。同时因为jfet栅极与igbt栅极之间有反向二极管连接，使得电流不会从jfet栅极泄放到提供驱动的栅极电源上，也不会触发寄生三极管发生开启，从而在图5中不会有电流线流过jfet栅极。相比之下，图6为传统结构在短路导通时电流线分布，因为分立fp区中没有空穴泄放回路，所以流经过分立fp区中的电流线最终只能通过p型基区流出，降低了短路时工作的可靠性。图7为仿真两种结构在短路导通时间为11μs条件下，关断后电流ice和电压vce之间的变化。如图中实心标识所示，所提结构在短路导通11μs后器件两端的电流电压关断正常；而传统结构短路关断后，在延迟约3.5毫秒后发生失效，此时电流急剧上升，电压迅速降低，器件最终发生烧毁，从短路仿真结果上验证了所提结构具有稳固短路承受能力的特点。综上所述，本发明提供的一种具有稳固短路承受能力的igbt，相比于目前传统结构，本发明在分立浮空pbody区引入等效为可变电阻的jfet结构，在器件正常导通时存储空穴，在短路导通和短路关断过程中提供空穴泄放路径，快速泄放空穴，降低短路导通时的短路电流，提升器件短路承受能力；jfet栅极通过反向耐压的二极管与igbt栅极连接，降低了短路过程中jfet栅极处的泄漏电流，抑制了寄生三极管的开启，满足了正负栅压驱动的应用要求，显著提升器件的栅极控制和短路关断能力。需要特别说明的是，本发明中关于具有稳固短路承受能力的igbt结构，不仅适用于目前普遍应用的3300v～6500v的高压范围igbt器件，同样适用于基于平面栅和槽栅型的中压范围的igbt器件。当前第1页12