制造半导体装置的方法与流程

本发明构思总体上涉及半导体装置，更具体地，涉及制造半导体装置的方法。

背景技术：

近来，正在开发半导体装置以在低电压下高速执行，并且正在制造半导体以增大其集成度。因此，高度集成的半导体装置的高度缩小的图案具有精细的宽度，并且可以以小节距间隔开。

已经引入了极紫外(euv)光刻技术以形成具有精细的宽度的半导体装置。在使用euv光刻来蚀刻半导体装置的工艺中的光致抗蚀剂厚度是提高生产率的重要因素之一。已经提出了各种技术以减小图案形成所需的光致抗蚀剂的厚度。

技术实现要素：

本发明构思的一些实施例提供了制造半导体装置的方法，所述方法包括：在目标层上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模顺序地对第二硬掩模层和第一硬掩模层进行图案化以形成第一硬掩模图案和位于第一硬掩模图案上的第二硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻目标层，其中，第二硬掩模层包括掺杂杂质的非晶硅。

本发明构思的进一步的实施例提供了制造半导体装置的方法，所述方法包括：在基底上形成限定有源区的器件隔离层；在有源区中形成掩埋栅极；在基底上形成与有源区接触的金属层；在金属层上形成第一硬掩模层，在第一硬掩模层上形成第二硬掩模层，在第二硬掩模层上形成光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模对第二硬掩模层进行图案化以形成第二硬掩模图案；将第二硬掩模图案用作蚀刻掩模对第一硬掩模层进行图案化以形成第一硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模蚀刻金属层以形成金属层图案，其中，第一硬掩模层包括掺杂杂质的非晶硅。

本发明构思的进一步的实施例提供了制造半导体装置的方法，所述方法包括：在目标层上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层，第一硬掩模层包括非晶碳层，第二硬掩模层包括掺杂杂质的非晶硅；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模蚀刻第二硬掩模层以形成第二硬掩模图案；将第二硬掩模图案用作蚀刻掩模蚀刻第一硬掩模层以形成第一硬掩模图案。

本发明构思的一些实施例提供了制造半导体装置的方法，所述方法包括：在基底上形成限定有源区的器件隔离层；在有源区中形成掩埋栅极；在基底上形成层间绝缘层，在层间绝缘层中形成位线结构和着陆垫，着陆垫电连接到有源区；在层间绝缘层上形成绝缘层；在绝缘层上形成第一硬掩模层，在第一硬掩模层上形成第二硬掩模层，在第二硬掩模层上形成光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模对第二硬掩模层进行图案化以形成第二硬掩模图案；将第二硬掩模图案用作蚀刻掩模对第一硬掩模层进行图案化以形成第一硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻绝缘层以形成沟槽；形成通过沟槽电连接到着陆垫的电容器，其中，第二硬掩模层包括掺杂杂质的非晶硅。

本发明构思的进一步的实施例提供了制造半导体装置的方法，所述方法包括：在基底上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模顺序地对第二硬掩模层和第一硬掩模层进行图案化以形成第一硬掩模图案和位于第一硬掩模图案上的第二硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻基底以形成在一个方向上延伸的鳍图案，其中，第二硬掩模层包括掺杂杂质的非晶硅。

附图说明

通过参照附图对本发明构思的示例性实施例进行详细描述，本发明构思的上述和其它方面和特征将变得更清楚，在附图中：

图1至图5是示出根据本发明构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。

图6至图12是示出根据本发明构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。

图13至图21是示出根据本发明构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。

图22至图27是示出根据本发明构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。

图28是示出根据本发明构思的一些实施例的根据掺杂在硬掩模层中的磷(p)的浓度的蚀刻速率的变化的图。

具体实施方式

在下文中将参照附图更充分地描述各种示例实施例，在附图中示出了一些示例实施例。然而，本发明构思可以以许多不同的形式实施，并且不应该被理解为局限于这里阐述的示例实施例。更确切地说，提供这些示例实施例使得本描述将是彻底的和完整的，并且将向本领域技术人员充分地传达本发明构思的范围。在附图中，为了清晰起见，可以夸大层和区域的尺寸和相对尺寸。

将理解的是，当元件或层被称作在另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可能存在中间元件或中间层。相反，当元件被称为“直接在”另一元件或层“上”，“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。同样的附图标记始终表示同样的元件。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和全部组合。

将理解的是，虽然在这里可以使用术语第一、第二、第三、第四等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语只是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可被称为第二元件、第二组件、第二区域、第二层或第二部分。

为了易于描述，在这里可使用空间相对术语(诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等)来描述如在图中所示的一个元件或特征与另外的(一个或一些)元件或特征的关系。将理解的是，空间相对术语意图包括除了在图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件将随后被定位为在所述其它元件或特征“上方”。因此，示例性术语“在……下方”可包含上方和下方两种方位。所述装置可以被另外定位(旋转90度或在其它方位)，并相应地解释在这里使用的空间相对描述语。

这里使用的术语仅出于描述具体示例实施例的目的，而不意在限制本发明构思。如这里使用的，单数形式的“一个(种/者)”和“该/所述”也意图包括复数形式，除非上下文另外清楚指出。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。

这里参照作为理想化示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。如此，将预计由例如制造技术和/或公差导致的示出的形状的变化。因此，示例实施例不应被解释为局限于这里示出的区域的具体形状，而是将包括因例如制造导致的形状的偏差。例如，示出为矩形的注入区域将通常在其边缘处具有圆形的或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和发生注入的表面之间的区域的某些注入。因此，在附图中示出的区域实际上是示意性的，所述区域的形状不是为了示出装置的区域的实际形状，也不是旨在限制本发明构思的范围。

除非另有定义，否则这里使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，除非这里明确这样定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与它们在相关领域的上下文中的意思一致的意思，并且将不以理想化或者过于形式化的含义来解释它们。

图1至图5是示出根据本发明构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。首先参照图1，在目标层100上顺序地形成第一硬掩模层200、第二硬掩模层210、下层220和光致抗蚀剂层230。

目标层100可以包括使用在此讨论的根据本发明构思的一些实施例的方法来形成的目标。在一些实施例中，目标层可以包括但不限于金属层、氧化物层、氮化物层等。将在下面进一步讨论目标层100的细节。

可以在目标层100上形成第一硬掩模层200。第一硬掩模层200可以是例如非晶碳层(acl)。然而，本发明构思不限于此。例如，第一硬掩模层200可以是含硅材料，诸如，氧化硅(siox)、氮氧化硅(sion)、氮化硅(siny)、正硅酸四乙酯(teos)或多晶硅，而不脱离本发明构思的范围。可以对第一硬掩模层200进行图案化以在蚀刻目标层100的工艺中用作蚀刻掩模。

可以使用例如原子层沉积(ald)、化学气相沉积(cvd)或旋涂来形成目标层100上的第一硬掩模层200。在一些实施例中，可以将烘烤工艺或固化工艺增加到所述工艺。

在本发明构思的一些实施例中，可以在目标层100与第一硬掩模层200之间设置蚀刻停止层，但本发明构思不限于此。

可以在第一硬掩模层200上形成第二硬掩模层210。第二硬掩模层210的材料可以与第一硬掩模层200的材料不同。第二硬掩模层210可以包括相对于第一硬掩模层200具有蚀刻选择性的材料。例如，第二硬掩模层210可以包括掺杂杂质的非晶硅。

例如，杂质可包括诸如磷(p)、砷(as)等的五价元素。

形成第二硬掩模层210的步骤可以包括在第一硬掩模层200上形成非晶硅层、通过离子注入工艺将杂质掺杂到非晶硅层中并且对已掺杂杂质的非晶硅层进行退火。

第二硬掩模层210可以用作用于形成第一硬掩模层200的蚀刻掩模。

在本发明构思的一些实施例中，第一硬掩模层200的厚度h1可以大于第二硬掩模层210的厚度h2。

可以在第二硬掩模层210上形成下层220。可以在第二硬掩模层210与光致抗蚀剂层230之间设置下层220，以使光致抗蚀剂层230可以固定在第二硬掩模层210上。下层220包括例如碳基材料，但本发明构思不限于此。

可以在下层220上形成光致抗蚀剂层230。可以通过诸如旋涂工艺、浸涂工艺、喷涂工艺等的膜涂覆工艺来形成光致抗蚀剂层230。在本发明构思的一些实施例中，可以通过对经膜涂覆工艺形成的预备光致抗蚀剂膜进行烘烤或固化来形成光致抗蚀剂层230。

光致抗蚀剂层230可以用作用于蚀刻下层220、第二硬掩模层210和第一硬掩模层200的蚀刻掩模。

光致抗蚀剂层230可以包括与第二硬掩模层210不同的材料。光致抗蚀剂层230可以包括相对于第二硬掩模层210具有蚀刻选择性的材料。

参照图2，通过将光l1照射到光致抗蚀剂层230上来执行曝光工艺。可以通过在光致抗蚀剂层230上设置曝光掩模500并通过包括在曝光掩模500中的开口照射光来执行曝光工艺。在一些实施例中，将在曝光工艺中使用的光l1可以包括极紫外(euv)光，但本发明构思不限于此。例如，光l1可以包括来自诸如arf、krf和电子束的光源的光。

通过使用光l1执行曝光工艺，光致抗蚀剂层230可以被分为曝光部分231和未曝光部分235。

然后，参照图3，可以通过显影工艺从光致抗蚀剂层230选择性地去除曝光部分231。在执行显影工艺之后未被去除的剩余的未曝光部分可被定义为光致抗蚀剂图案235。

在一些实施例中，显影工艺可以使用水溶液、四甲基氢氧化铵(tmah)和酒精，但本发明构思不限于此。

参照图4，将光致抗蚀剂图案235用作蚀刻掩模来蚀刻下层220和第二硬掩模层210。

可以将光致抗蚀剂图案235用作蚀刻掩模来首先蚀刻下层220，然后可以顺序地蚀刻第二硬掩模层210。然而，本发明构思不限于此。可以在同一工艺中蚀刻下层220和第二硬掩模层210。

蚀刻下层220和第二硬掩模层210的步骤可以是使用诸如cf4的蚀刻气体240的干蚀刻工艺。

光致抗蚀剂图案235可以相对于第二硬掩模层210具有蚀刻选择性。如上所述，第二硬掩模层210可以是掺杂杂质的非晶硅层。当通常的第二硬掩模层210包括掺杂杂质的非晶硅层时，与使用未掺杂的非晶硅层的情况相比，可以在相同的时间段内增加第二硬掩模层210的蚀刻量。换言之，当第二硬掩模层210掺杂有杂质时，可以提高光致抗蚀剂图案235的蚀刻选择性。

具体地，如上描述，当处于非晶硅状态的第二硬掩模层210掺杂有诸如磷(p)和砷(as)的五价元素时，可以提高第二硬掩模层210的蚀刻速率。

如从图28可以看到，当将五价元素中的磷(p)掺杂到第二硬掩模层210中时，随着掺杂在第二硬掩模层210中的磷(p)的浓度增大，第二硬掩模层210的蚀刻速率可以增大。

将光致抗蚀剂图案235在蚀刻光致抗蚀剂图案235下面的下层220、第二硬掩模层210和第一硬掩模层200的工艺中用作蚀刻掩模。光致抗蚀剂图案235的厚度随着其因蚀刻受损而逐渐减小。需要将初始的光致抗蚀剂层230形成为具有足够的厚度裕量，使得光致抗蚀剂图案235得以保留直到第一硬掩模层200被图案化。

然而，光致抗蚀剂层230的厚度的增大会使参照图2描述的曝光工艺所需的时间增加。换言之，随着光致抗蚀剂层230的厚度增大，用于光致抗蚀剂层230吸收足够的光l1直到完成曝光所需的时间会增加。这样的曝光时间的增加导致每设备每小时单位(upeh)的减小，这会减少半导体装置的产量。

在根据本发明构思的一些实施例的制造半导体装置的方法中，第二硬掩模层210可以包括掺杂杂质的非晶硅。在这种情况下，与第二硬掩模层210包括未掺杂有杂质的非晶硅的情况相比，提高了光致抗蚀剂图案235的蚀刻选择性，并且还可以减小完成蚀刻第一硬掩模层200的步骤所需的光致抗蚀剂层230的厚度。

在完成蚀刻下层220和第二硬掩模层210的步骤之后，可以形成下层图案225和第二硬掩模图案215。在完成形成下层图案225和第二硬掩模图案215的步骤之后，光致抗蚀剂图案235可以得以保留而不被完全蚀刻。

随后，参照图5，将光致抗蚀剂图案235、下层图案225和第二硬掩模图案215用作蚀刻掩模来蚀刻第一硬掩模层200。

可以通过使用诸如以氧(o2)气为例的蚀刻气体250的干蚀刻工艺来执行蚀刻第一硬掩模层200的步骤。

可以蚀刻第一硬掩模层200以在目标层100上形成第一硬掩模图案205。当完成形成第一硬掩模图案205的步骤时，可以在第一硬掩模图案205上完全去除光致抗蚀剂图案235、下层图案225和第二硬掩模图案215，但本发明构思不限于此。在一些实施例中，所述图案(例如，如图5中示出的第二硬掩模图案215)可以保留在第一硬掩模图案205上而不被完全去除。在随后的工艺中，第一硬掩模图案205可以在目标层100的图案化工艺中用作蚀刻掩模。

图6至图12是示出根据本发明构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。在下面的描述中，具有与上述关于图1至图5讨论的组件的附图标记类似的附图标记的组件可以表示类似的组件。

参照图6，设置了其中形成有基底300、掩埋栅极320、位线接触塞层330和位线电极层340的蚀刻目标。具体地讲，设置蚀刻目标的步骤可以包括通过在基底300上形成器件隔离层310来限定有源区act、在有源区act中形成掩埋栅极320并且在器件隔离层310和掩埋栅极320上形成位线接触塞层330和位线电极层340。

例如，基底300可以是体硅或绝缘体上硅(soi)基底。在一些实施例中，基底300可以是硅基底，或者其可以包括诸如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它材料。在进一步的实施例中，基底300可以具有在基体基底上的外延层。在下文中，假设基底300是硅基底。

器件隔离层310可以形成在基底300中以限定有源区act。换言之，器件隔离层310的下表面可以形成在比基底300的上表面低的水平处，以限定有源区act。器件隔离层310可以包括例如氧化物层、氮氧化物层或氮化物层。

形成掩埋栅极320的步骤可以包括在有源区act中形成沟槽并在沟槽中形成栅极绝缘层322、栅电极323和栅极覆盖图案321。

栅极绝缘层322可以包括例如氧化物层，但本发明构思不限于此。例如，栅极绝缘层322可以包括高介电常数介电层，诸如，氧化铪、氧化铪硅、氧化镧、氧化镧铝等。栅极绝缘层322可以形成为围绕栅电极323和栅极覆盖图案321。

可以通过蚀刻有源区act的一部分以形成栅极沟槽并且在有源区act的通过栅极沟槽暴露的表面上执行热氧化工艺或者通过cvd工艺在有源区act的表面上形成氧化硅或金属氧化物来形成栅极绝缘层322。

栅电极323可以包括例如导电材料。导电材料可以包括例如掺杂的多晶硅、氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、钛(ti)、钽(ta)和钨(w)，但本发明构思不限于此。

可以通过以下步骤形成栅电极323：通过例如ald工艺或溅射工艺在栅极沟槽中的栅极绝缘层322上填充导电材料来形成栅电极层、通过化学机械抛光(cmp)工艺将栅电极层平坦化以暴露有源区act的上表面并且通过回蚀工艺部分地去除在栅极沟槽内部形成的栅电极层。

栅极覆盖图案321可以包括例如氧化硅、氮化硅和氮氧化硅中的一种。栅极覆盖图案321可以填充栅极沟槽的被栅极绝缘层322和栅电极323填充的其余部分。

可以通过使用例如氮化硅等在栅极沟槽的栅极绝缘层322和栅电极323上形成覆盖层并且将覆盖层平坦化以暴露有源区act的表面来形成栅极覆盖图案321。

形成位线接触塞层330的步骤可以包括从基底300的有源区act例如使用外延生长工艺来形成单晶硅。在一些实施例中，可以通过溅射工艺、pvd工艺或ald工艺在有源区act上由掺杂半导体材料、导电金属氮化物、金属或金属-半导体化合物来形成位线接触塞层330。

例如，位线电极层340可以形成为在位线接触塞层330上包括诸如钨的导电金属。在一些实施例中，可以在位线电极层340与位线接触塞层330之间额外地形成包括例如钛、氮化钛、钽或氮化钽的阻挡层。

参照图7，在位线电极层340上顺序地形成第一硬掩模层1200、第二硬掩模层1210、下层1220和光致抗蚀剂层1230。

可以通过例如在非晶碳层(acl)上执行ald、cvd、旋涂等在位线接触塞层330上形成第一硬掩模层1200。换言之，可以将第一硬掩模层1200形成为与参照图1描述的第一硬掩模层200类似。

可以在第一硬掩模层1200上形成第二硬掩模层1210。与参照图1描述的第二硬掩模层210类似，形成第二硬掩模层1210的步骤可以包括在第一硬掩模层1200上形成非晶硅层并且通过掺杂作为杂质的诸如磷(p)和砷(as)的五价元素来形成掺杂的非晶硅层。

可以在第二硬掩模层1210上形成下层1220和光致抗蚀剂层1230。可以通过与形成图1的下层220和光致抗蚀剂层230的工艺类似的工艺分别形成下层1220和光致抗蚀剂层1230。

如图8所示，通过用光l1照射光致抗蚀剂层1230来执行曝光工艺。可以通过在光致抗蚀剂层1230上设置曝光掩模500并通过包括在曝光掩模500中的开口照射光来执行曝光工艺。如图8中所示，通过曝光工艺，光致抗蚀剂层1230可以被分成暴露于光l1的曝光部分1231和未曝光部分1235。

现参照图9，通过显影工艺从光致抗蚀剂层1230选择性地去除曝光部分1231。光致抗蚀剂层1230的保留而未被去除的部分可以作为光致抗蚀剂图案1235形成在下层1220上。

参照图10，将光致抗蚀剂图案1235用作蚀刻掩模来对下层1220和第二硬掩模层1210进行图案化。

如上所述，光致抗蚀剂图案1235可以相对于第二硬掩模层1210具有蚀刻选择性。此外，当第二硬掩模层1210包括掺杂杂质的非晶硅层时，与第二硬掩模层1210是未掺杂的非晶硅层的情况相比，可以提高光致抗蚀剂图案1235的蚀刻选择性。因此，可以减小蚀刻具有相同厚度的第二硬掩模层1210所需的光致抗蚀剂图案1235的厚度，并且可以减少半导体装置制造方法所需的时间。

当完成蚀刻下层1220和第二硬掩模层1210的步骤时，可以形成下层图案1225和第二硬掩模图案1215。即使在完成形成下层图案1225和第二硬掩模图案1215的步骤之后，光致抗蚀剂图案1235也可以得以保留而不被完全蚀刻。

参照图11，将光致抗蚀剂图案1235、下层图案1225和第二硬掩模图案1215用作蚀刻掩模对第一硬掩模层1200进行图案化。作为图案化的结果，将第一硬掩模层1200蚀刻为在位线电极层340上形成第一硬掩模图案1205。

尽管在图11中示出了第二硬掩模图案1215保留在第一硬掩模图案1205上，但本发明构思不限于此。在一些实施例中，在第一硬掩模图案1205上，可以完全地去除第二硬掩模图案1215。

参照图12，将第二硬掩模图案1215和第一硬掩模图案1205用作蚀刻掩模来蚀刻位线接触塞层330和位线电极层340。作为蚀刻的结果，可以形成位线接触塞335和位线电极345作为位线结构350的一部分。蚀刻位线接触塞层330和位线电极层340的步骤可以是使用诸如hbr的蚀刻气体1260的干蚀刻。

图13至图21是示出根据本发明构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。在下面的描述中，具有与上述关于图1至图12讨论的组件的附图标记类似的附图标记的组件可以表示类似的组件。

参照图13，将进一步描述参照图12描述的半导体装置制造方法。具体地讲，在掩埋栅极320上形成层间绝缘层360，并且在层间绝缘层360中形成包括位线接触塞335、位线电极345和位线覆盖层355以及位线分隔件365的位线结构350。在层间绝缘层360中形成着陆垫(landingpad)305，在层间绝缘层360上形成绝缘层370。

可以将位线覆盖层355形成为覆盖位线电极345的上表面。随着在上述参照图6至图12讨论的半导体装置制造方法中用于将位线接触塞335和位线电极345的线形状图案化的第一硬掩模图案1205部分地保留，可以形成位线覆盖层355。

例如，可以通过形成分隔层以覆盖堆叠有位线接触塞335、位线电极345和位线覆盖层355的结构以及有源区act的上表面并且对分隔层进行各向异性蚀刻，来形成位线分隔件365。

可以将层间绝缘层360形成为覆盖基底300的上表面。层间绝缘层360可以包括例如氧化物层。可以将层间绝缘层360形成为围绕位线结构350和着陆垫305的侧表面。

可以在层间绝缘层360中形成着陆垫305。着陆垫305可以贯穿层间绝缘层360。着陆垫305的下表面可以与基底300接触，着陆垫305的上表面可以与下电极380(见图21)的下表面接触。

可以通过在层间绝缘层360中形成沟槽并且用诸如钨的金属材料、掺杂的半导体材料、导电金属氮化物、金属-半导体化合物等填充沟槽来形成着陆垫305。可以在有源区act中形成与着陆垫305接触的掺杂区以用作源极/漏极区。

参照图14，在绝缘层370上顺序地形成第一硬掩模层2200、第二硬掩模层2210、下层2220和光致抗蚀剂层2230。可以通过例如在非晶碳层上执行诸如ald、cvd或旋涂的工艺在位线接触塞层330上形成第一硬掩模层2200。换言之，可以将第一硬掩模层2200形成为与参照图1描述的第一硬掩模层200类似。

可以在第一硬掩模层2200上形成第二硬掩模层2210。与参照图1描述的第二硬掩模层210类似，形成第二硬掩模层2210的步骤可以包括在第一硬掩模层2200上形成非晶硅层并且通过掺杂作为杂质的诸如磷(p)和砷(as)的五价元素来形成掺杂的非晶硅层。

可以在第二硬掩模层2210上形成下层2220和光致抗蚀剂层2230。可以通过与形成图1的下层220和光致抗蚀剂层230的工艺类似的工艺来分别形成下层2220和光致抗蚀剂层2230。

参照图15，通过用光l1照射光致抗蚀剂层2230来执行曝光工艺。可以通过在光致抗蚀剂层2230上设置曝光掩模500并通过包括在曝光掩模500中的开口照射光来执行曝光工艺。如图15所示，通过曝光工艺，光致抗蚀剂层2230可以被分成暴露于光l1的曝光部分2231和未曝光部分2235。

参照图16，通过显影工艺从光致抗蚀剂层2230选择性地去除曝光部分2231。光致抗蚀剂层2230的保留而未被去除的部分可以作为光致抗蚀剂图案2235形成在下层2220上。

参照图17，将光致抗蚀剂图案2235用作蚀刻掩模来蚀刻下层2220和第二硬掩模层2210。

如上所述，光致抗蚀剂图案2235可以相对于第二硬掩模层2210具有蚀刻选择性。此外，当第二硬掩模层2210包括掺杂杂质的非晶硅层时，与第二硬掩模层2210是未掺杂的非晶硅层的情况相比，可以提高光致抗蚀剂图案2235的蚀刻选择性。因此，可以减小蚀刻具有相同厚度的第二硬掩模层2210所需的光致抗蚀剂图案2235的厚度，并且可以减少半导体装置制造方法所需的时间。

当完成蚀刻下层2220和第二硬掩模层2210的步骤时，可以形成下层图案2225和第二硬掩模图案2215。即使在完成形成下层图案2225和第二硬掩模图案2215的步骤之后，光致抗蚀剂图案2235也可以得以保留而不被完全蚀刻。

参照图18，将光致抗蚀剂图案2235、下层图案2225和第二硬掩模图案2215用作蚀刻掩模对第一硬掩模层2200进行图案化。作为图案化的结果，将第一硬掩模层2200蚀刻为在绝缘层370上形成第一硬掩模图案2205。

尽管图18示出了第二硬掩模图案2215位于第一硬掩模图案2205上，但本发明构思不限于此。在一些实施例中，在第一硬掩模图案2205上，可以完全地去除第二硬掩模图案2215。

参照图19，将第二硬掩模图案2215和第一硬掩模图案2205用作蚀刻掩模对绝缘层370进行图案化。作为图案化的结果，形成沟槽376和绝缘层图案375。例如，用于蚀刻绝缘层370的蚀刻剂2250可以包括诸如四氟化碳(cf4)的气体。

参照图20，在沟槽376中形成下电极380。例如，形成下电极380的步骤可以包括用导电材料填充沟槽376并且通过诸如回蚀或化学机械抛光(cmp)的工艺来去除位于绝缘层图案375的上表面上的导电材料。导电材料可包括金属、金属化合物或它们的组合。

参照图21，完全去除下电极380周围的绝缘层图案375，并且在下电极380和层间绝缘层360上共形地形成介电层382。将上电极381形成为覆盖介电层382和下电极380以形成电容器390。

以与绝缘层370的蚀刻工艺相同的方式，可以通过使用包含诸如cf4的气体的蚀刻剂的蚀刻来去除绝缘层图案375。

形成介电层382的步骤可以包括在下电极380和层间绝缘层360上共形地形成诸如铪或锆(zr)的高介电常数材料，但本发明构思不限于此。在不脱离本发明构思的范围的情况下，介电层382可以包括例如氧化铪、氧化铪硅、氮氧化铪、氧化锆、氧化锆硅、氧化钽和氧化钛中的至少一种。

可以通过形成导电材料来形成上电极381以覆盖介电层382和下电极380。上电极381可以包括例如金属、金属化合物或它们的组合。

形成电容器390的步骤可以通过形成下电极380、上电极381和介电层382来完成。

图22至图27是示出根据本发明构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。在下面的描述中，具有与上述实施例中描述的组件的附图标记类似的附图标记的组件可以表示类似的组件。

参照图22，在基底1000上顺序地形成第一硬掩模层3200、第二硬掩模层3210、下层3220和光致抗蚀剂层3230。

例如，基底1000可以是如上所述的体硅或绝缘体上硅(soi)基底。在这些实施例中，假设基底1000是硅基底。

如图23至图26中所示的形成第一硬掩模图案3205和第二硬掩模图案3215的工艺与上面参照图2至图5描述的形成第一硬掩模图案205和第二硬掩模图案215的工艺类似，因此，将省略其描述。

参照图27，将第一硬掩模图案3205和第二硬掩模图案3215用作蚀刻掩模来对基底1000进行图案化。作为对基底1000进行图案化的结果，可以将鳍图案1100形成为在一个方向上延伸。

如上面关于图1至图28讨论的，可以改变在半导体工艺期间发生的蚀刻量。换言之，硼掺杂可用于降低相对于光致抗蚀剂的蚀刻选择性，并且磷掺杂可用于提高相对于光致抗蚀剂的蚀刻选择性。因此，本发明构思的一些实施例可以通过在使用磷掺杂的实施例中提高对光致抗蚀剂的蚀刻选择性来减小光致抗蚀剂的厚度。

已经参照附图描述了本发明构思的实施例，但是本领域普通技术人员可以理解的是，在不改变本发明构思的技术构思或必要特征的情况下，本领域普通技术人员可以以其它特定形式执行本发明构思。此外，上述实施例仅是示例，并不限制本发明构思的权利范围。