3D存储器件及其制造方法与流程

本发明涉及存储器技术，更具体地，涉及一种3d存储器件及其制造方法。

背景技术：

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3d存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用nand和nor结构。与nor存储器件相比，nand存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用nand结构的3d存储器件获得了广泛的应用。

nand结构的3d存储器件包括：栅叠层结构、贯穿栅叠层结构的沟道柱以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。

然而，在3d存储器件中，导电通道往往具有应力高或电阻大的缺陷，若导电通道的应力过高，则会造成存储器件的晶圆(wafer)翘曲，从而提高了3d存储器件的后续制造工艺的难度，若导电通道的电阻过大，则会提高对3d存储器件的供源极的供电电压，不仅损耗了大量的电能，而且需要提高器件的耐高压特性，进而增加了制造工艺的难度，还可能因高压造成器件的损坏，从而减少器件的使用寿命。

期望进一步改进3d存储器件的结构及其制造方法，可以同时降低导电通道的应力与电阻，进一步提高器件的良率和可靠性。

技术实现要素：

本发明的目的是提供一种改进的3d存储器件及其制造方法，通过形成包括导电层、氧化层、以及多个导电柱的导电通道，同时满足了应力与电阻的需求，实现了提高器件的良率和可靠性的目的。

根据本发明的一方面，提供一种3d存储器件，包括：半导体衬底；源极，位于所述半导体衬底中；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；以及导电通道，贯穿所述栅叠层结构，将位于所述半导体衬底中的所述源极引出形成公共源极线，所述导电通道包括：导电层，至少部分位于所述半导体衬底上；氧化层，至少部分位于所述导电层上；以及多个导电柱，贯穿所述氧化层并与所述导电层接触，其中，所述多个导电柱的延伸方向与所述导电通道的延伸方向相同。

优选地，所述导电通道还包括绝缘层，位于所述导电层与所述栅极导体层之间。

优选地，至少部分所述氧化层被所述导电层围绕。

优选地，还包括多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底电相连。

优选地，所述导电层和/或所述导电柱由金属材料制成。

优选地，所述金属材料包括钨。

优选地，所述氧化层的材料包括二氧化硅。

根据本发明的另一方面，提供一种制造3d存储器件的方法，包括：在半导体衬底中形成源极；在所述半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；以及贯穿所述栅叠层结构形成导电通道，将位于所述半导体衬底中的所述源极引出形成公共源极线，所述导电通道包括：导电层，至少部分位于所述半导体衬底上；氧化层，至少部分位于所述导电层上；以及多个导电柱，贯穿所述氧化层并与所述导电层接触，其中，所述多个导电柱的延伸方向与所述导电通道的延伸方向相同。

优选地，形成所述栅叠层的步骤包括：在所述半导体衬底上形成绝缘叠层结构，包括交替堆叠的所述多个层间绝缘层与多个牺牲层；贯穿所述绝缘叠层结构形成栅线隔槽；以及经由所述栅线隔槽将所述多个牺牲层替换为所述多个栅极导体层。

优选地，形成所述导电通道的步骤包括：至少覆盖所述栅线隔槽的底部形成导电层，所述导电层与所述半导体衬底接触；在所述栅线隔槽中形成氧化层，所述氧化层与所述导电层接触；以及贯穿所述氧化层形成多个导电柱，所述多个导电柱与所述导电层接触。

优选地，形成所述导电通道的步骤还包括：覆盖所述栅线隔槽的侧壁形成绝缘层，用于将所述栅极导体层与所述导电层分隔。

优选地，还包括贯穿所述栅叠层结构形成与所述半导体衬底电相连的多个沟道柱。

根据本发明实施例的3d存储器件及其制造方法，通过导电层与导电柱实现了互连半导体衬底与公共源端的目的，与现有技术相比，本发明实施例通过导电柱与导电层接触降低了导电通道中的电阻，且导电柱与导电层占据导电通道的空间较小，大部分空间形成了氧化层，从而满足了器件应力的需求，本发明实施例的3d存储器件不仅用氧化层中和了应力，而且用导电柱与导电层结合的方式减小了电阻。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3d存储器件的存储单元串的等效电路图和结构示意图。

图2a示出根据本发明实施例的3d存储器件的立体图。

图2b示出沿图2a的a-a线的截面图。

图2c示出沿图2a的b-b线的截面图。

图3至图12示出根据本发明实施例的3d存储器件制造方法的各个阶段的示意图。

图13a至图13c示出了效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3d存储器件的存储单元串的等效电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(bit-line,bl)，第二端连接至源极线(sourceline,sl)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储晶体管m1至m4以及第二选择晶体管q2。第一选择晶体管q1的栅极连接至串选择线(selectiongatefordrain,sgd)，第二选择晶体管q2的栅极连接至源选择线(selectiongateforsource,sgs)。存储晶体管m1至m4的栅极分别连接至字线(word-line)wl1至wl4的相应字线。

如图1b所示，存储单元串100的选择晶体管q1和q2分别包括栅极导体层122和123，存储晶体管m1至m4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管q1和q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于n型的选择晶体管和控制晶体管，沟道层111可以是n型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管q1和q2、存储晶体管m1至m4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管q1和q2的半导体层和栅介质层以及存储晶体管m1至m4的半导体层和栅介质层。在沟道柱110中，选择晶体管q1和q2的半导体层与存储晶体管m1至m4的半导体层彼此电连接。

在写入操作中，存储单元串100利用fn隧穿效应将数据写入存储晶体管m1至m4中的选定存储晶体管。以存储晶体管m2为例，在源极线sl接地的同时，源选择线sgs偏置到大约零伏电压，使得对应于源选择线sgs的选择晶体管q2断开，串选择线sgd偏置到高电压vdd，使得对应于串选择线sgd的选择晶体管q1导通。进一步地，位线bl2接地，字线wl2偏置于编程电压vpg，例如20v左右，其余字线偏置于低电压vps1。由于只有选定存储晶体管m2的字线电压高于隧穿电压，因此，该存储晶体管m2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管m2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管m1至m4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管m2为例，字线wl2偏置于读取电压vrd，其余字线偏置于高电压vps2。存储晶体管m2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管m2的导通状态可以判断数据值。存储晶体管m1、m3和m4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管m2的导通状态。控制电路根据位线bl和源极线sl上检测的电信号判断存储晶体管m2的导通状态，从而获得存储晶体管m2中存储的数据。

图2a示出根据本发明实施例的3d存储器件的立体图，图2a中的x方向为3d存储器件的长度方向、y方向为3d存储器件的宽度方向、z方向为3d存储器件的高度方向；图2b示出沿图2a的a-a线的截面图；图2c示出沿图2a的b-b线的截面图。为了清楚起见，在图2a中未示出3d存储器件中的各个绝缘层。

如图2a至图2c所示，本实施例中示出的3d存储器件包括：半导体衬底101、栅叠层结构120、多个沟道柱110、以及导电通道130。

多个沟道柱110贯穿栅叠层结构120和半导体衬底101电相连。多个沟道柱110呈阵列排布，每行沟道柱110与相邻行的沟道柱110交错排布。每个沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起形成选择晶体管q1和q2。

栅叠层结构120位于半导体衬底101上方。栅叠层结构120包括交替堆叠的多个栅极导体层121、122、123和多个层间绝缘层161。存储单元串分别包括各自的沟道柱110所对应的部分以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层161隔开，从而形成栅叠层结构120。

半导体衬底101中具有掺杂区104，掺杂区104作为整个阵列器件的源极。其中，掺杂区104的掺杂类型为n型(使用n型掺杂剂，例如p、as)或p型(使用p型掺杂剂，例如b)。

导电通道130沿x方向延伸，贯穿栅叠层结构120，将位于半导体衬底101中的源极引出形成公共源极线。导电通道130包括：绝缘层131、导电层132、氧化层133、以及多个导电柱134。其中，导电层132包括位于半导体衬底101上并与半导体衬底101接触的第一部分132(1)，导电层132还可以包括自半导体衬底101延伸至栅叠层结构120表面的第二部分132(2)。氧化层133位于导电层的第一部分132(1)上，并位于导电层的第二部分132(2)之间。多个导电柱134沿x方向延伸，贯穿氧化层133并与导电层132接触。绝缘层131位于导电层132与栅极导体层121、122、123之间。在本实施例中，导电层132、导电柱134由金属材料制成，金属材料优选为氮化钛和钨，绝缘层131、氧化层133的材料包括二氧化硅。

在一些优选的实施例中，衬底半导体衬底101中例如包括cmos电路。采用导电通道130提供cmos电路与外部电路之间的电连接。

在一些另优选的实施例中，本实施例的3d存储器件还包括假沟道柱，用于提供机械支撑作用。

图3至图12示出根据本发明实施例的3d存储器件制造方法的各个阶段的示意图。下面将结合图3至图12对发明存储器结构的制造方法进行详细的说明。

本发明实施例的方法开始于半导体衬底101，在半导体衬底101上形成交替堆叠的多个层间绝缘层161与多个牺牲层162，从而形成绝缘叠层结构160，如图3所示。

在该步骤中，例如采用化学气相沉积工艺(chemicalvapordeposition,cvd)、物理气相沉积工艺(physicalvapordeposition,pvd)依次在半导体衬底101上形成多个层间绝缘层161与多个牺牲层162，其中，多个层间绝缘层161的材料包括氧化物，例如氧化硅，多个牺牲层162的材料包括氮化物，例如氮化硅。

进一步地，贯穿绝缘叠层结构160形成多个沟道柱110，如图4所示。

为了清楚起见，在图4中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和阻挡介质层114。

进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构160中形成栅线隔槽102，如图5a、图5b所示，其中，图5b示出沿图5a的a-a线的截面图。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，栅线隔槽102用于形成源极连接的导电通道。为此，栅线隔槽102贯穿叠层结构160到达衬底101。

进一步地，利用栅线隔槽102作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构160中的牺牲层162从而形成空腔103，如图6所示。

在该步骤中，各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，并将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，并将半导体结构暴露于蚀刻气体中。在绝缘叠层结构160中的层间绝缘层161和牺牲层162分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用c4f8、c4f6、ch2f2和o2中的一种或多种作为蚀刻气体。在蚀刻步骤中，蚀刻剂充满导电孔102。绝缘叠层结构160中的牺牲层162的端部暴露于导电孔102的开口中，因此，牺牲层162接触到蚀刻剂。蚀刻剂由导电孔102的开口逐渐向绝缘叠层结构160的内部蚀刻牺牲层162。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构160中的层间绝缘层161去除牺牲层162。

进一步地，利用栅线隔槽102作为沉积物通道，采用原子层沉积(ald)，在空腔103中填充金属层形成栅极导体层121、122、123，从而形成栅叠层结构120，如图7所示。

在该步骤中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨wf6，采用的还原气体例如是硅烷sih4或乙硼烷b2h6。在原子层沉积的步骤中，利用六氟化钨wf6与硅烷sih4的反应产物的化学吸附获得钨材料实现沉积过程，由于栅线隔槽102也会被金属层填充，因此，需要在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，重新形成栅线隔槽102。

进一步地，在半导体衬底中形成掺杂区104，如图7所示。

在该步骤中，例如采用离子注入工艺，经由栅线隔槽102对半导体衬底101进行离子注入，在衬底101中形成n型(使用n型掺杂剂，例如p、as)或p型(使用p型掺杂剂，例如b)的掺杂区104。掺杂区104作为整个阵列器件的源极，通过导电通道接出形成公共源极线。

进一步地，在栅线隔槽102的侧壁形成与栅极导体层121、122、123接触的绝缘层131，如图8a、图8b所示，其中，图8b示出沿图8a的a-a线的截面图。

在该步骤中，例如利用旋转涂覆工艺(spinondielectric，sod)覆盖极导体121、122、123在栅线隔槽102的侧壁形成绝缘层131，或者利用沉积工艺与刻蚀工艺形成绝缘层131。

进一步地，覆盖栅线隔槽102的底部与侧壁形成导电层132，如图9a、图9b所示，其中，图9b示出沿图9a的a-a线的截面图。

在该步骤中，可以在栅线隔槽102中填充导电材料，使导电材料与掺杂区104接触，之后再利用刻蚀工艺，仅保留覆盖栅线隔槽102的底部与侧壁的导电材料从而形成导电层132，其中，导电材料包括但不限于氮化钛和钨。

进一步地，在栅线隔槽102中形成氧化层133，如图10a、图10b所示，其中，图10b示出沿图10a的a-a线的截面图。

在该步骤中，例如沉积工艺在栅线隔槽102中填充氧化物从而形成氧化层133，其中，氧化层133的材料包括二氧化硅。

进一步地，贯穿氧化层133形成多个导电孔105，如图11a、图11b所示，其中，图11b示出沿图11a的a-a线的截面图。

在该步骤中，例如采用光刻、刻蚀工艺图案化氧化层133，从而形成均匀分布在氧化层133中的多个导电孔105，多个导电孔105的延伸方向与栅线隔槽102的延伸方向相同。

进一步地，在多个导电孔105中填充导电材料形成导电柱134，从而形成导电通道130，如图12、图2b所示，其中，半导体衬底101通过掺杂区、导电通道130与3d存储器件在后段制程中形成的公共源极连接，导电材料包括但不限于氮化钛和钨。

图13a至图13c示出了效果分析示意图。其中，图13a为现有技术中的3d存储器件的立体图，图13b、图13c为两种现有技术中的3d存储器件的截面图。

如图13a至图13c所示，在现有技术中，形成栅叠层结构120’之后，需要在栅线隔槽中形成贯穿栅叠层结构120’的导电通道130’，导电通道130’可以由接触区132’、粘黏层(gluelayer)131’、以及钨结构133’构成，如图13b所示，由于共源线工艺的钨结构133’会造成导电通道130’的应力过高，从而造成存储器件的晶圆(wafer)翘曲，影响后续工艺。

导电通道130’还可以由粘黏层(gluelayer)134’、多晶硅结构层135’、以及钨结构136’构成的复合结构，如图13c所示，由于共源线工艺的复合结构会导致电通道130’的电阻过大，则会提高对3d存储器件的供源极的供电电压，不仅损耗了大量的电能，而且若要提高器件的耐高压特性，也增加了制造工艺的难度，还可能因高压造成器件的损坏，减少器件的使用寿命。

而本发明实施例的3d存储器件通过导电层与导电柱实现了相多个沟道柱供电的目的，采用w与sio2结合的方式降低了应力、采用金属材料的导电柱与导电层接触降低了导电通道中的电阻，提高器件的良率和可靠性。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。