晶圆、半导体器件及其制造方法与流程

本申请涉及半导体技术领域，尤其涉及一种晶圆、半导体器件及其制造方法。

背景技术：

在半导体集成电路制造过程中，需要对晶圆进行晶圆允收测试(wat，waferacceptancetest)。半导体制造设计中通常会在切割道区域放置独立的电路,用来测试芯片的电性,监控制造工艺中是否存在问题，其中包含了金属氧化物场效应管(mos)、导孔(via)、金属电路(metalcircuit)等。wat测试是对完成制造程序后的晶圆上的测试结构进行的一种电性测试。

当wat测试后,进行封装程序时需要使用金刚刀切割芯片，进行切晶(dicing)步骤。如果切割到金属线路时,容易拉扯金属线路而产生切割道龟裂(crack)，这样会影响芯片内有效线路的良率与稳定性问题。如果裂痕过大，则芯片内的有效线路则会更容易损坏，影响芯片良率。

因此，有必要提供一种新的技术方案改善上述方案中存在的一个或者多个问题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现要素：

本公开的目的在于提供一种晶圆、半导体器件及其制造方法，至少在一定程度上克服由于相关技术的限制和缺陷而导致的切割导致龟裂的技术问题。

根据本公开的一个方面，提供一种晶圆，包括晶粒区域和切割道区域，所述切割道区域包括：

衬底；

介质层，位于远离所述衬底的一侧面上；

晶圆允收测试电路，形成于所述介质层中，所述晶圆允收测试电路包括金属互连层；

沟槽，形成于所述介质层中位于所述晶圆允收测试电路侧部，所述沟槽填充有保护层；

其中，所述沟槽的深度大于等于所述晶圆允收测试电路的深度。

在一个实施例中，所述切割道区域还包括测试焊垫，所述测试焊垫位于介质层上。

在一个实施例中，沟槽包围所述晶圆允收测试电路。

在一个实施例中，所述沟槽在垂直于切割方向存在有缺口。

在一个实施例中，所述保护层包括聚酰亚胺和正硅酸乙酯中的一种或多种。

在一个实施例中，所述沟槽的宽度为1-10微米，和/或所述沟槽距离所述wat电路的水平距离为1-10微米。

在一个实施例中，所述沟槽的深度大于所述晶圆允收测试电路的深度超过100nm。

在一个实施例中，所述沟槽的纵切面呈矩形或倒梯形。

在一个实施例中，所述沟槽的俯视图呈矩形、圆形或者椭圆形。

在一个实施例中，所述沟槽的俯视图呈多层矩形、多层圆形或者多层椭圆形。

根据本公开的另一方面，提供一种半导体器件，包括上述的晶圆。

根据本公开的又一方面，提供一种半导体器件制造方法，包括：

提供衬底；

在所述衬底上形成包括晶圆允收测试电路的介质层；

在所述包括晶圆允收测试电路的介质层上形成测试焊垫；

在所述介质层中形成位于所述晶圆允收测试电路侧部的沟槽，其中，所述沟槽的深度大于等于所述晶圆允收测试电路的深度；

在沟槽内沉积保护层；

通过光刻在所述保护层上形成开口以便暴露所述测试焊垫；

其中，所述晶圆允收测试电路和所述沟槽位于切割道区域。

在一个实施例中，所述保护层包括聚酰亚胺和正硅酸乙酯中的一种或多种。

在一个实施例中，所述沟槽的宽度为1-10微米；和/或所述沟槽距离所述晶圆允收测试电路的水平距离为1-10微米。

在一个实施例中，所述沟槽的纵切面呈矩形或倒梯形。

在一个实施例中，所述沟槽的俯视图呈矩形、圆形或者椭圆形。

在一个实施例中，所述沟槽的俯视图呈多层矩形、多层圆形或者多层椭圆形。

在一个实施例中，所述沟槽的深度大于所述晶圆允收测试电路的深度超过100nm。

通过在切割道区域中形成位于wat电路侧部的沟槽，而且沟槽中填充有保护层，当沿着切割道区域对芯片进行切割时，可以缓冲芯片切割时的应力问题,减轻龟裂的产生。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a示出本公开一个实施例的半导体器件制造方法的流程图；

图1b示出本公开一个实施例中在衬底上形成包括wat电路的介质层的流程图；

图1c示出本公开一个实施例中通过掩膜-光刻工艺的方法形成沟槽的流程图；

图2a-图2g示出本公开另一个实施例的半导体器件制造方法中各个阶段的剖面图；

图3示出本公开一个实施例中半导体器件的俯视图；

图4示出本公开另一个实施例中半导体器件的俯视图；

图5示出本公开又一个实施例中半导体器件的俯视图；

图6示出本公开再一个实施例中半导体器件的俯视图；

图7示出本公开一个实施例中半导体器件纵切面剖面图；

图8示出本公开另一个实施例中半导体器件纵切面剖面图；

图9示出本公开再一个实施例中半导体器件纵切面剖面图示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

相关技术中，可以在切割道区域放置独立的wat电路,用来测试芯片的电性，wat电路可以包括位于衬底上的介质层中的金属互连层，此外，在介质层上的形成测试焊垫。本公开提供一种改进后的半导体器件，如图2g所示，该半导体器件包括切割道区域205，该切割道区域205包括衬底201，位于该衬底201上的介质层202，形成于该介质层202中的wat电路203，形成于该介质层202中位于wat电路203侧部的沟槽206，沟通在介质层表面具有开口，该沟槽206中填充有保护层207；其中，沟槽206的深度大于等于wat电路203的深度，即沟槽206中靠近衬底201的一侧面低于等于wat电路203中靠近衬底201的金属层的一侧面。

下面结合附图介绍形成该半导体器件的方法。

图1a示出本公开一个实施例的半导体器件制造方法的流程图。

如图1a所示，步骤s102，提供衬底。

在本公开的一示例性实施例中，所述衬底可以为硅外延片、绝缘层上硅等硅衬底，也可以为gan等其他半导体材料的衬底，而且所述衬底可以是本征半导体衬底，或者n型掺杂或者p型掺杂的半导体衬底，本公开实施例中对此不做限定。

步骤s104，在衬底上形成包括wat电路的介质层。

在本公开的一示例性实施例中，所述介质层的材料可以为氧化硅、氮化硅或氮氧化硅中的一种或多种。在具体实施时，可以通过化学气相沉积、原子层沉积等方法形成所述介质层。可以理解的是，所述介质层可以为一层绝缘材料层，也可以是多层相同或不同的绝缘材料层层叠而成。

在本公开的一示例性实施例中，所述wat电路可以为一层或多层金属层。所述多层金属层可以通过导电柱来实现两层金属层之间的电连接。所述金属层的材料和导电柱的材料可以相同，这样便于在统一工艺中形成。所述金属层的材料可以为铜、铝、钨、金等金属中的一种或者上述金属材料的合金材料。

结合图1b说明一个实施例中在衬底上形成包括wat电路的介质层的方法。

如图1b所示，步骤s1041，在衬底上沉积第一介质层。沉积方法可以是化学气相沉积、原子层沉积等方法。

步骤s1042，在第一介质层上通过喷涂方法形成光刻胶层。

步骤s1043，通过相应的掩膜板进行曝光显影，将掩膜板的图案转移到介质层上。

步骤s1044，通过刻蚀，没有被光刻胶覆盖和保护的开口部分去除掉，形成凹槽。刻蚀方法可以是干法刻蚀、湿法刻蚀或等离子刻蚀。

步骤s1045，在凹槽内沉积导电材料。沉积方法可以是物理气相沉积或电镀。

步骤s1046，通过抛光工艺将表面磨平，形成金属层。抛光工艺可以是化学机械抛光。

步骤s1047，在第一介质层上形成覆盖第一介质层的第二介质层。

通过重复上述步骤，可以形成多层金属层。

如果两层金属层需要通过导电柱连接，可以在两层金属层之间的介质层上进行曝光显影，形成通孔，然后沉积金属，这样形成导电柱来电连接两层金属层。

步骤s106，在包括wat电路的介质层上形成测试焊垫(testpad)。

在本公开的一示例性实施方式中，测试焊垫可以通过如下方法形成：在介质层表面沉积金属层，在金属层上形成光刻胶层，通过光刻技术将图案转移到金属层上并刻蚀从而形成需要的测试焊垫。测试焊垫可以通过导电柱与下面的金属层连接。

步骤s108，在介质层中形成位于wat电路侧部的沟槽，其中，沟槽的深度大于等于wat电路的深度。

可以通过掩膜-光刻工艺的方法形成沟槽。在本公开的一示例性实施例如图1c所示，该掩膜光刻工艺可以包括：

步骤s1081，在介质层和测试焊垫的表面形成光刻胶层；

步骤s1082，通过相应的掩膜板进行曝光，将掩膜板的图案转移到光刻胶层上；

步骤s1083，通过显影，使光刻胶层暴露出待开设沟槽的区域，该沟槽位于wat电路侧部；

步骤s1084，通过刻蚀，形成沟槽，其中刻蚀可以为干法刻蚀、湿法刻蚀或等离子刻蚀；

步骤s1085，去除光刻胶层从而获得沟槽结构。

步骤s110，在沟槽内沉积保护层。在沟槽中以及测试焊垫和介质层的表面形成保护层，形成该保护层的方法可以为化学气相沉积、原子层沉积等方法。保护层的材料可以为聚酰亚胺(polyimide)、正硅酸乙酯(teos)等材料中的一种或多种组合。

步骤s112，通过光刻在保护层上形成开口以便暴露该测试焊垫。

在本公开的一示例性实施方式中，可以通过如下光刻技术暴露测试焊垫：在保护层上形成光刻胶层，通过光刻技术将图案转移到保护层上，并刻蚀露出的保护层，从而暴露出测试焊垫。

上述实施例中，在切割道区域中，在wat电路侧部形成沟槽，而且沟槽中填充有保护层，这样，当沿着切割道区域对芯片进行切割时，保护层具有弹性,可以缓冲芯片切割时的应力问题,减轻龟裂的产生，并且在出现龟裂时，沟槽中填充的保护层材料可防止龟裂扩大，从而提升芯片的良率与稳定性。

图2a-2g示出本公开另一个实施例的半导体器件制造方法中各个阶段的剖面图。

如图2a所示，提供衬底201。

如图2b所示，在衬底201上形成包括wat电路203的介质层202。

如图2c所示，在介质层上形成测试焊垫204。测试焊垫204一般位于wat电路203上方。

如图2d所示，在介质层202上涂覆光刻胶209，并进行沟槽图案光刻。

如图2e所示，通过刻蚀形成沟槽206，并去除光刻胶209。

如图2f所示，在沟槽206和介质层202上沉积保护层207。

如图2g所示，对保护层207进行曝光和显影，从而暴露出测试焊垫204以便用于测试。

在上述实施例中，wat电路203、测试焊垫204和沟槽206都位于切割道区域中，即位于切割道205之间的区域。

通过类似上述半导体制造方法形成的半导体器件如图2g所示，该半导体器件包括切割道区域，其中，切割道区域包括：衬底；位于衬底上的介质层；形成于介质层中的wat电路；形成于介质层中包围wat电路的沟槽，沟槽在介质层远离衬底的表面具有开口，沟槽中填充有保护层；其中，沟槽的深度大于等于wat电路的深度。在一个实施例中，沟槽的深度可以大于wat电路的深度100nm。在一个实施例中，晶圆包括晶粒区域和如上所述的切割道区域。

图3示出本公开一个实施例中半导体器件的俯视图。如图3所示，该沟槽206的俯视图呈现为封闭矩形，其包围wat电路204。在一个实施例中，沟槽206距离wat电路的距离d1为1-10微米，例如，沟槽206距离wat电路的距离d1可以为3微米、5微米或7微米；在一个实施例中，沟槽206的宽度为1-10微米，例如，沟槽206的宽度可以为3微米、5微米或7微米。

图4示出本公开另一个实施例中半导体器件的俯视图。如图4所示，该沟槽206的俯视图呈现为圆形，其包围wat电路204。在一个实施例中，沟槽206距离wat电路的距离为1-10微米，例如，沟槽206距离wat电路的距离可以为3微米、5微米或7微米。

图5示出本公开又一个实施例中半导体器件的俯视图。如图5所示，该沟槽206的俯视图呈现为非封闭矩形，其包括垂直于切割方向的开口31。

图6示出本公开再一个实施例中半导体器件的俯视图。如图6所示，该沟槽206的俯视图呈现为两个非封闭圆形，其包括垂直于切割方向的开口32。

保护层在垂直于切割方向上有开口，从而形成未封闭的保护层，这样沿金刚石刀切割的方向路径上没有保护层，避免保护层翘起或卷起，而沟槽内的保护层仍然能够阻挡裂纹的扩大。并且多层的保护沟槽，能够更好地防止裂纹向芯片内部延伸。

在一些实施例中，沟槽206的俯视图可以呈现椭圆形等其他形状。

图7示出本公开一个实施例中半导体器件纵切面剖面图。如图7所示，该沟槽206沿垂直于衬底的纵切面呈现为矩形，其开口41位于介质层远离衬底的表面。

图8示出本公开另一个实施例中半导体器件纵切面剖面图，如图8所示，该沟槽206沿垂直于衬底的纵切面呈现为倒梯形，其开口41位于介质层远离衬底的表面。在一个实施例中，沟槽中靠近衬底一侧的下底宽度在1-10微米之间，例如，沟槽中靠近衬底一侧的下底宽度为3微米、5微米或7微米。沟槽中远离衬底一侧的开口宽度在2-12微米之间，例如，沟槽中远离衬底一侧的开口宽度可以为4微米、6微米、8微米或10微米，开口宽度大于下底宽度。

需要指出，对于倒梯形的沟槽，在填充保护层时，保护层更容易填充满沟槽；此外，在切割时，裂纹往往从上面就开始发生，这样上面的保护层的宽度宽一些，更容易防止裂纹裂到芯片区域。

此外，需要注意，在实际刻蚀沟槽时，形成的矩形或者倒梯形的底部通常不是水平的，而是呈现一定的曲折弧度。如图9所示，沟槽的底部具有弧度，呈现类似倒梯形或者倒三角形。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。