3DNAND存储器件中导电插塞的形成方法及3DNAND存储器件与流程

本发明涉及半导体器件技术领域，具体涉及一种3dnand存储器件中导电插塞的形成方法及3dnand存储器件。

背景技术：

nand闪存是一种比硬盘驱动器更好的存储设备，具有功耗低、质量轻等优点，其中，三维(3d)结构的nand存储器因是将存储单元三维地布置在衬底之上而具有集成密度高、存储容量大，从而在电子产品中得到了更广泛的应用。

在3dnand闪存器件中，通常会以掺杂的多晶硅插塞(polysiliconplug)作为存储单元及位线接触的导电回路，从而提供低漏电结特性。通常，多晶硅插塞的形成过程包括：在沟道孔中沉积介电氧化物；回刻该介电氧化物，形成一回刻空间；在该介电氧化物的回刻空间内沉积形成多晶硅插塞。后续可在该多晶硅插塞上制备金属过孔以使沟道孔连接到后段制程金属走线。

然而，由于受沟道孔侧壁层的限制，顶部沟道孔中多晶硅插塞的特征尺寸通常较小，这主要会导致如下问题：(1)在其上进行金属过孔对准沟道插塞的工艺窗口较小，且在两者对准偏差大的情况下，金属过对孔刻蚀过程中还会损伤沟道孔结构。(2)在其上进行的金属过孔与该多晶硅插塞的接触面积过小，从而造成其与金属走线之间的接触电阻过大，严重影响信号传输和读取速度。

技术实现要素：

鉴于此，本发明提供了一种3dnand存储器件中导电插塞的新形成方法，用于解决因导电插塞尺寸较小而带来的电阻大、对准偏差造成沟道孔损伤等问题。

第一方面，本发明提供了一种3dnand存储器件中导电插塞的形成方法，包括：

提供形成有堆叠结构的衬底，所述堆叠结构具有沟道孔，在所述沟道孔中沿其侧壁向孔中心依次形成电荷存储层、沟道层和介电填充层；

回刻所述介电填充层和沟道层，形成第一凹槽；

刻蚀掉所述第一凹槽侧壁的电荷存储层，以将第一凹槽拓宽为第二凹槽；

在所述第二凹槽内形成导电插塞。

其中，在刻蚀掉所述第一凹槽侧壁的电荷存储层之后，所述沟道孔中剩余的电荷存储层的表面与所述回刻后的介电填充层的表面齐平。

其中，所述堆叠结构为绝缘层和栅极牺牲层交替层叠的叠层，所述堆叠结构的上方还形成有隔离层和掩膜层，所述沟道孔贯穿所述隔离层和掩膜层；

其中，在刻蚀掉所述第一凹槽侧壁的电荷存储层的过程中，所述方法还包括：刻蚀掉所述堆叠结构上方的掩膜层和所述掩膜层下方的部分隔离层。

其中，在形成第一凹槽之后，还包括：

在所述第一凹槽内及所述堆叠结构上形成保护层；

在所述保护层上依次形成抗反射膜和光阻层；

刻蚀所述抗反射膜、光阻层和保护层，以露出所述第一凹槽。

其中，在露出所述第一凹槽时，所述方法还包括：露出所述堆叠结构上方的部分掩膜层。

其中，在形成第二凹槽之后，还包括：去除剩余的抗反射膜、光阻层和保护层。

其中，所述保护层通过旋涂保护材料形成；其中，所述保护材料包括碳、含碳有机物、光阻中的至少一种；所述保护层通过干氧灰化法刻蚀。

其中，所述导电插塞的上表面面积大于所述导电插塞的下表面面积。

其中，所述导电插塞为多晶硅插塞，所述方法还包括：对形成的多晶硅插塞进行p类掺杂离子注入。

本发明提供的3dnand存储器件中导电插塞的形成方法中，先通过回刻沟道孔内的介电填充层和沟道层，形成第一凹槽；再通过去除所述第一凹槽侧壁的电荷存储层，将第一凹槽拓宽为第二凹槽，这样在拓宽的第二凹槽内形成的导电插塞的特征尺寸较大，在其上进行金属过孔对准沟道插塞的工艺窗口得到增大，该导电插塞与后续金属走线的接触电阻较小。该导电插塞的形成方法工艺简单、操作便捷、成本低，对导电插塞形貌的控制能力差，而且不易造成沟道孔侧壁损伤。

第二方面，本发明提供了一种3dnand存储器件，包括：

衬底；

衬底上的堆叠结构，贯穿所述堆叠结构的沟道孔，所述沟道孔内沿其侧壁向孔中心依次并行设置有电荷存储层、沟道层和介电填充层；

所述沟道孔内还设置有导电插塞，所述导电插塞位于所述电荷存储层、沟道层和介电填充层之上。

其中，所述导电插塞的上表面面积大于所述导电插塞的下表面面积。

其中，所述导电插塞的纵截面形状为倒梯形、t形或收缩喇叭形。

其中，所述堆叠结构为绝缘层和栅极层交替层叠的叠层，所述导电插塞的下表面高于所述堆叠结构中最上层的栅极层的上表面。

本发明第二方面提供的导电插塞，其特征尺寸较大，其下表面的截面宽度等于沟道孔的径向尺寸，该导电插塞与后续金属走线的接触电阻较小，便于后续在其上制备金属过孔、形成位线引出端。

本发明的优点将会在下面的说明书中部分阐明，一部分根据说明书是显而易见的，或者可以通过本发明实施例的实施而获知。

附图说明

图1a-1d为业界普遍采用的3dnand存储器件的制备工艺流程图；

图2a-2h为本发明一实施例制备3dnand存储器件中导电插塞的示意图。

主要附图标记：

衬底：200，堆叠结构：210，隔离层：201，掩膜层：202，电荷存储层：220，沟道层：230，介电填充层：240，外延结构：250，保护层：260，抗反射膜：270，光阻层：280，导电插塞：290，第一凹槽：g1，第二凹槽：g2。

具体实施方式

下面将参照附图更详细地描述本发明的具体实施方式。虽然附图中显示了本发明的示例性实施方式，但应当理解的是，还可以采用不同于在此描述的其他方式来实施本发明，因此，本发明不受下面这些实施方式的限制。

在描述本发明的具体实施方式之前，先简单介绍下业界普遍采用的多晶硅插塞的形成工艺，其过程一般包括(参见图1a-图1c)：在沟道孔中沉积介电氧化物1-1；回刻该介电氧化物，形成一回刻空间1；在该介电氧化物的回刻空间内沉积形成多晶硅插塞1-2。后续可在该多晶硅插塞1-2上制备金属过孔vo以使沟道孔连接到后段制程金属走线(参见图1d)。从图1c中可以明显看出，所形成的多晶硅插塞1-2的特征尺寸较小，其与侧壁沟道孔侧壁层(如onop层)的截面宽度之和才等于沟道孔的径向尺寸，这就导致在多晶硅插塞1-2的上表面进行金属过孔vo对准沟道插塞的工艺窗口较小，其与后续过孔vo接出的金属走线的接触电阻较大，且在v0孔的刻蚀过程中，极易造成沟道孔损伤。

鉴于此，请参阅图2a-2h，本发明实施例中提供了一种3dnand存储器件中导电插塞的形成方法，包括以下步骤s11-s14。

s11：参见图2a，提供形成有堆叠结构210的衬底200，所述堆叠结构210具有沟道孔200a，在所述沟道孔200a中沿其侧壁从外向内依次形成有电荷存储层220、沟道层230和介电填充层240。

步骤s11中，衬底200的材质例如为硅，当然还可以为其他含硅的衬底，例如soi(绝缘体上硅)、sige、si：c等，该衬底内可通过离子注入等工艺形成了器件所需的p-型/n-型或深或浅的各种势阱。堆叠结构210为绝缘层203和栅极牺牲层204交替层叠的叠层。可以采用化学气相沉积(cvd)、原子层沉积(ald)或其他合适的沉积方法，依次在衬底200上交替沉积。绝缘层203例如由氧化硅构成，栅极牺牲层204例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层。本发明中堆叠结构210以o/n(氧化硅作为绝缘层，氮化硅作为栅极牺牲层)堆叠结构为例说明后续工艺过程。当然，绝缘层203还可以为氮氧化硅等，栅极牺牲层204还可以为无定型硅、多晶硅、氧化铝等。图2a中，堆叠结构210的上方还形成有隔离层201和掩膜层202，掩膜层202的示例性材料可以为氮化硅，隔离层201的示例性材料可以为氧化硅，当然还可以为其他绝缘性材料。沟道孔200a贯穿掩膜层202、隔离层201和堆叠结构210，到达衬底200。

电荷存储层220(ctf，chargetrappingfilm)沿沟道孔的侧壁向沟道孔中心依次包括阻挡绝缘层221、电荷捕获层222和隧穿绝缘层223。由于阻挡绝缘层221和隧穿绝缘层223的示例性材料为氧化硅，电荷捕获层222的示例性材料为氮化硅，因此，电荷存储层220形成了氧化硅-氮化硅-氧化硅(ono)的叠层结构。沟道层230的示例性材料为多晶硅。介电填充层240的示例性材料为氧化硅。可以理解的是，这些层可以选择其他材料。电荷存储层220、沟道层230和介电填充层240的形成方式可以通过常用的原子层沉积工艺(ald)、化学气相沉积(cvd)等来沉积。

其中，在刻蚀堆叠结构210形成沟道孔后，在沟道孔200a中形成电荷存储层220、沟道层230和介电填充层240之前，沟道孔200a的底部还先形成有外延结构250。电荷存储层220、沟道层230和介电填充层240沿沟道孔侧壁向孔中心依次设置并位于外延结构250之上。外延结构250的示例性材料为硅，但不限于此。

s12：回刻所述介电填充层240和沟道层230，形成第一凹槽g1(参见图2b)。

步骤s12中，回刻介电填充层240和沟道层230的方法包括选择性刻蚀。具体地，可以先选择对介电填充层240和沟道层230刻蚀速率高而对其他材料刻蚀速率低的方式来将这2层一起刻蚀，也可以先刻蚀介电填充层240，再刻蚀沟道层230。本发明实施例的步骤s12中，在回刻介电填充层240时，还回刻了沟道层230，所形成的第一凹槽g1(图2b)的宽度大于业界普遍采用的工艺中仅刻蚀介电氧化物形成的回刻空间1(图1c)。

可选地，回刻后的介电填充层240和回刻后的沟道层230的上表面齐平。

其中，在回刻介电填充层240时，由于电荷存储层220中阻挡绝缘层221和隧穿绝缘层223的材料通常也为氧化硅，因此，这两层也可能被小部分回刻(参见图2b)，但这并不影响本发明后续的工艺操作。

s13：刻蚀掉所述第一凹槽g1侧壁的电荷存储层220，以将第一凹槽g1拓宽为第二凹槽g2(参见图2g)。

可选地，经过步骤s13的处理，沟道孔内回刻后的介电填充层240和沟道层230，以及剩下的电荷存储层220的上表面就齐平了。即，后续形成的导电插塞290的底面平整。

可选地，在步骤s13中，还包括：刻蚀掉所述堆叠结构210中上方的掩膜层202和所述掩膜层202下方的部分隔离层201。这样，第二凹槽g2的顶部开口大小就大于其底部尺寸。

可选地，由图2b的结构变成图2g的结构的过程，可以在形成第一凹槽g1的步骤s12之后，包括以下步骤：

s121：在所述第一凹槽g1内及所述堆叠结构210上形成保护层260(参见图2c)；

s122：在所述保护层260上依次形成抗反射膜270和光阻层280(参见图2d)；

s123：刻蚀所述抗反射膜270、光阻层280和保护层260，以露出所述第一凹槽g1(参见图2f)。

其中，步骤s121中，保护层260依次形成在堆叠结构210、隔离层201、掩膜层202的上方。步骤s123中，在露出所述第一凹槽g1时，最好还露出所述堆叠结构中210上方的部分掩膜层202。这样可便于后续得到上宽下窄的导电插塞290。

可选地，步骤s123可以具体包括：

s1231：刻蚀对应第一凹槽g1正上方及其两侧的光阻层280和抗反射膜270，形成图案化的抗反射膜270和光阻层280，而图案化的抗反射膜270和光阻层280的投影部分覆盖堆叠结构210上方的部分掩膜层202(参见图2e)；

s1232：去除未被图案化的抗反射膜270和光阻层280覆盖的保护层260，露出堆叠结构中210上方的部分掩膜层202，及第一凹槽g1(参见图2f)。

经过步骤s121-123的处理，这样步骤s13中“刻蚀掉所述第一凹槽g1侧壁的电荷存储层220”是以步骤s1232中刻蚀后剩余的抗反射膜270、光阻层280和保护层260的层叠结构为掩膜来进行。

相应地，在形成第二凹槽g2的步骤s13之后，该方法还包括：

s131：去除剩余的抗反射膜270、光阻层280和保护层260(本步中被去除的对象可参见图2f中的260、270、280)。当然，在前期刻蚀过程中形成的刻蚀残留物及副产物等也要在该步骤中去除。

保护层260的主要作用在于：(1)在刻蚀所述抗反射膜270、光阻层280形成图案化的抗反射膜270和光阻层280时，避免沟道孔内的涂层受到影响；(2)在进行将第一凹槽g1拓宽为第二凹槽g2的步骤s13时，剩下的保护层260还能起到掩膜的作用。

其中，保护层260可以通过在一定温度下(例如温度在30-300℃)旋涂保护材料形成。旋涂法可保障保护材料充分填充到第一凹槽g1内。其中，保护材料包括碳(如无定形碳)、含碳有机物(如葡萄糖，优选为含碳聚合物，如聚丙烯酸等)聚合物、光阻等。在步骤s1232中，保护层260的去除可通过氧气下灰化处理实现。

图案化的光阻层280是通过常规的旋涂光刻胶-曝光-显影等工艺形成。抗反射膜270的作用是为了减少图案化的光阻层280的形成过程中的光反射造成的驻波效应，其材料可以为氮氧化硅(sion)等。图案化的抗反射膜270可以图案化的光阻层280为掩膜来进行刻蚀，可通过含氟介质(nf3、cfx等)进行干法刻蚀。

可选地，步骤s13中的所述刻蚀是通过等离子体干法刻蚀法进行，以免损伤沟道孔内的膜层结构。所述刻蚀具体可根据控制时长来控制刻蚀想要停止的位置。经过步骤s13的处理，第二凹槽g2的下表面的横截面宽度等于沟道孔200a的径向尺寸。且由于等离子体干法刻蚀工艺的特性，第二凹槽g2的上表面的横截面宽度大于第二凹槽g2的下表面的横截面宽度(参见图2g)。

s14：在所述第二凹槽g2内形成导电插塞290(参见图2h)。

在拓宽的第二凹槽g2内沉积的导电插塞290，相较与图1c中的1-2，不仅其下表面的横截面宽度得到了拓宽(等于沟道孔200a的径向尺寸)，更重要的是，其上表面的横截面宽度也进一步得到了拓宽，并大于其下表面的横截面宽度(参见图2h)。这里的横截面宽度在当横截面为圆形时是指其直径。总体而言，导电插塞290的特征尺寸较大，后续在其上进行金属过孔对准沟道插塞的工艺窗口大大得到增大，且其与金属过孔内金属走线的接触电阻也大大降低。

本发明实施例中，导电插塞290的俯视横截面形状为上表面截面面积大于下表面截面面积的结构，导电插塞290的侧向纵截面形状为上表面宽度大于下表面截面宽度的结构。可选地，导电插塞290的纵截面形状可以为t形(如图2h所示)，还可以为倒梯形或收缩喇叭形等，但不限于此，只要尽可能满足“导电插塞290的上表面面积大于其下表面面积”即可。

可选地，导电插塞290的下表面高于堆叠结构210中最上层的栅极牺牲层204，导电插塞290的下表面与堆叠结构210中最上层的栅极牺牲层204之间以隔离层201隔开。这样可在将最上层的栅极牺牲层204替换为栅极层后，避免其干扰加载在导电插塞290上的电信号。显然地，在栅极牺牲层被替换为栅极层后，此时导电插塞290的下表面就高于堆叠结构210中最上层的栅极层，两者之间以隔离层201隔开。

可选地，所述导电插塞290可以采用低压化学气相沉积法(lpcvd)形成。各沟道孔中导电插塞290的深度一致性较好。

进一步地，所述导电插塞29为多晶硅插塞，还可对形成的多晶硅插塞进行p类掺杂离子注入。其中，进行p类掺杂离子注入可以降低导电插塞290的阈值电压，便于其与金属走线的欧姆接触，也便于控制顶部选择栅极的阈值电压(vt)，一致性更好。

本发明实施例提供的3dnand存储器件中导电插塞的形成方法中，先通过回刻沟道孔200a内的介电填充层240和沟道层230，形成第一凹槽g1；再通过去除所述第一凹槽g1侧壁的电荷存储层220，将第一凹槽g1拓宽为第二凹槽g2，这样在拓宽的第二凹槽g2内形成的导电插塞290的特征尺寸较大，在其上进行金属过孔对准沟道插塞的工艺窗口得到增大，且该导电插塞与后续金属走线的接触电阻较小。

本发明实施例还提供了一种3dnand存储器件，如图2h所示，包括衬底200；衬底200的堆叠结构210，贯穿堆叠结构210的沟道孔(在本图中未示出标号)，沟道孔内沿其侧壁向孔中心依次并行设置有电荷存储层220、沟道层230和介电填充层240；沟道孔内还设置有导电插塞290，导电插塞290位于并行设置的电荷存储层220、沟道层230和介电填充层240之上。至于该3dnand存储器件的效果及各结构已在上文有介绍，这里不再描述。

以上所述是本发明的示例性实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对其做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。