一种改进型SiC平面MOSFET器件的制备方法与流程

本发明涉及功率半导体领域，特别是一种改进型sic平面mosfet器件的制备方法。

背景技术：

相比于传统的硅材料，碳化硅作为第三代半导体，具有更宽的禁带宽度，更高的击穿电场强度和更高的热导率。基于碳化硅材料的功率mosfet(sicmosfet)更适合应用于高频和高温等应用环境中。而且sicmosfet可以通过热氧化工艺形成表面栅氧化层，可以和传统的硅工艺基本相融。

但是sio2/sic表面具有很高的界面态密度，这会极大的降低器件沟道的迁移率，增加沟道电阻，进而增加器件的导通电阻。近几年来，国内外许多研究机构通过各种方法的改进来降低sio2/sic表面的界面态密度，提高沟道的载流子迁移率。但是载流子的迁移率仍然很低(一般小于几十cm²/v.s)。这使得器件的比导通电阻很难进一步降低。

技术实现要素：

本发明的目的在于提供一种改进型sic平面mosfet器件的制备方法，该结构能够减弱sio2/sic表面高界面态和掺杂杂质对沟道迁移率的影响，从而提高沟道载流子迁移率，降低了沟道电阻，提升了器件的性能。

实现本发明目的的技术方案为：一种改进型sic平面mosfet器件的制备方法，包括：

在衬底上制备外延层；

在外延层的表面生长sic本征层；

在外延层表面通过掩膜淀积、光刻、刻蚀和注入工艺形成p阱区域；

通过掩膜淀积、光刻、刻蚀和注入工艺形成n+源极区域；

通过掩膜淀积、光刻、刻蚀和注入工艺p+源极接触区域；

通过热氧化工艺形成栅氧化层；

通过多晶硅淀积工艺在栅氧化层表面形成多晶硅，并通过多晶硅刻蚀工艺形成多晶硅电极；

淀积栅源隔离介质，并通过刻蚀工艺打开源极接触孔；

金属化工艺形成漏极和源极欧姆接触；

淀积隔离介质，并打开栅极和源极加厚金属接触孔；

形成隔离的源电极和栅电极；

器件上表面覆盖保护介质，并开孔使栅极和源极外接。

与现有技术相比，本发明的显著优点为：(1)本发明在外延层的表面生长一定厚度的sic本征层；可以将沟道宽度展宽，使之离开器件表面，从而降低散射对沟道迁移率的影响；(2)调整器件p阱的注入浓度分布，能够调整器件的阈值电压，保持器件的阈值电压值不变。

附图说明

图1为实施例中制造方法流程示意图。

图2为制备的改进型sic平面mosfet器件结构示意图。

图3(a)为横向沟道mosfet仿真结构示意图，图3(b)为本发明mosfet导通时电子浓度分布图，图3(c)为传统mosfet导通时电子浓度分布图。

图4为本发明mosfet和传统mosfet在栅压20v时的i-v特性对比图。

图5为调整pwell表面掺杂浓度后阈值电压的变化图。

具体实施方式

一种改进型sic平面mosfet器件的制备方法，包括：

在衬底上制备外延层；

在外延层的表面生长一定厚度的sic本征层；

在外延层表面通过掩膜淀积、光刻、刻蚀和注入工艺形成p阱区域；

通过掩膜淀积、光刻、刻蚀和注入工艺形成n+源极区域；

通过掩膜淀积、光刻、刻蚀和注入工艺p+源极接触区域；

通过热氧化工艺形成栅氧化层；

通过多晶硅淀积工艺在栅氧化层表面形成多晶硅，并通过多晶硅刻蚀工艺形成多晶硅电极；

淀积栅源隔离介质，并通过刻蚀工艺打开源极接触孔；

金属化工艺形成漏极和源极欧姆接触；

淀积隔离介质，并打开栅极和源极加厚金属接触孔；

形成隔离的源电极和栅电极；

器件上表面覆盖保护介质，并开孔使栅极和源极外接。

进一步的，外延层厚度和浓度的选择取决于实际器件的击穿电压，需要在器件的正向特性和阻断特性之间作一个折中选择。

进一步的，sic本征层的厚度在10nm～100nm之间。sic本征层的厚度可以通过牺牲氧化工艺，精确控制表面本征层的厚度。

进一步的，sic本征层为无掺杂的本征sic半导体材料。考虑到工艺实现难度，可以进行一定浓度的掺杂，浓度范围小于5e14cm^-3。并且本征层的掺杂类型可以为n型也可以为p型。

进一步的，加入本征层会降低器件阈值电压，此时可以通过提升p阱表面的掺杂浓度来调整器件的阈值电压。

进一步的，所述栅氧化层后的为40-100nm。

进一步的，保护介质为聚酰亚胺。

本发明在传统的外延层基础上外延生长了一定厚度的sic本征层。通过有限元仿真，研究了本征层对器件特性的影响。发现在外延层表面加入sic本征层，可以显著增加反型层的宽度，从而提升了沟道导电载流子的浓度，与此同时，该结构也减弱sio2/sic表面高界面态和掺杂杂质对沟道迁移率的影响，从而提高沟道载流子迁移率，降低了沟道电阻，提升了器件的性能。

下面结合实施例和附图对本发明进行详细说明。

实施例

如图1所示，一种改进型sic平面mosfet器件结构的制备方法，包括以下步骤：

(1)在sic重掺杂衬底表面生长一定厚度的外延层，如图1(a)所示。

(2)在外延层表面继而生长一定厚度的sic本征层，如图1(b)所示。

(3)在外延层表面生长一定厚度的注入掩膜介质，并通过光刻、刻蚀和注入等工艺形成如图1(c)所示的掩膜形状，并进行p阱离子注入。注入杂质为高能al离子。注入结束去除表面的掩膜介质。

(4)在外延层表面生长一定厚度的注入掩膜介质，并通过光刻、刻蚀和注入等工艺形成如图1(d)所示的掩膜形状，并进行n+源极离子注入。注入杂质为高能n离子。注入结束去除表面的掩膜介质。

(5)在外延层表面生长一定厚度的注入掩膜介质，并通过光刻、刻蚀和注入等工艺形成如图1(e)所示的掩膜形状，并进行p+源极接触区域离子注入。注入杂质为高能al离子。注入结束去除表面的掩膜介质。

(6)对器件表面作一定清洁处理，继而高温生长40-100nm厚度的栅氧化层。典型值为50nm。然后在栅氧化层表面淀积一定厚度的多晶硅，如图1(f)。最后通过光刻、刻蚀等工艺形成如图1(g)所示的形貌。

(7)在表面淀积一定厚度的栅氧电极隔离介质，并去除背面介质。并通过光刻、刻蚀等工艺打开欧姆孔，如图1(h)所示。

(8)表面和背面依次通过金属化工艺形成源极和漏极欧姆接触，如图1(i)所示。

(9)继续淀积一定厚度的隔离介质，如图1(j)所示。制备完成的改进型sic平面mosfet器件结构如图2所示。

为了说明本发明对器件性能所带来的提升，利用有限元仿真软件研究了表面sic本征层为50nm的情况，研究了如图3(a)所示的横向沟道mosfet器件结构。同时传统的横向沟道mosfet器件也进行了仿真。图3(b)和图3(c)分别为本发明实施例mosfet和传统横向沟道mosfet导通时的电子浓度分布图。可以很明显的看到，采用本发明实例的mosfet器件结构，器件的导电沟道宽度得到展宽，这有助于降低器件的沟道电阻。图4给出了器件的i-v特性曲线。本发明实施例的mosfet器件导通电阻明显降低。

同时由于加入本征层(低掺杂层)后，阈值电压会降低，因此可以通过调整p阱表面掺杂浓度来调整阈值电压。图5给出了不同p阱表面掺杂浓度下器件的阈值电压变化情况。可以看出，随着p阱表面掺杂浓度的升高，器件阈值电压随之增加。因此可以通过调整p阱表面掺杂浓度调整阈值电压至预期值。