一种封装结构的制作方法

本实用新型涉及半导体封装工艺技术领域。更具体地，涉及一种封装结构。

背景技术：

目前在集成电路中，电子器件的隔离保护一般应用点胶隔离技术，即利用胶将芯片整体包覆以将键合丝之间彼此隔离、将键合丝与环境隔离，从而确保芯片的功能得以实现。

但是目前的技术，键合丝结构强度不够，点胶后容易塌丝、碰丝；且当电路的应用环境存在冷热交替情况时，由于材料的不同，其热膨胀系数也存在较大偏差，会存在器件在热环境试验中的热应力匹配问题，隔离胶的热胀冷缩使得塌丝、碰丝风险加大。

此外，目前的点胶技术精度不够。对于一些应用场合，例如，X射线探测器中，当对贴合在电路板上的待封装裸芯片进行键合与点胶时，需要预留出适当的空间以用于叠加其他部件，一旦点胶的精度不够覆盖区域出现误差，将直接影响后续工艺步骤，封装后的芯片或器件无法正常运行。

因此，需要提供一种具有键合丝强度高、点胶精度高、内应力匹配良好的封装结构。

技术实现要素：

本实用新型的目的在于提供一种强度隔离保护性能的封装结构。

为达到上述目的，本实用新型采用下述技术方案：

一种封装结构，包括：键合丝部，被配置为连接待封装芯片上的键合点与电路基板上的键合点，包括多个键合丝通路，并且每个键合丝通路被配置为两点弯折结构；以及胶点部，被配置为覆盖键合丝部并覆盖待封装芯片的至少部分。

优选地，待封装芯片上的键合点与电路基板上的键合点的跨距为1.3-1.7mm。

优选地，每个键合丝通路为硅铝丝或金丝。

优选地，当键合丝通路为硅铝丝时，键合丝部的送线角度为30°-70°，当键合丝通路为金丝时，键合丝部的送线角度为90°。

优选地，键合丝部的拱高高于待封装芯片50-300μm。

优选地，键合丝部中每个键合丝通路采用双线键合结构。

优选地，胶点部包括限定点胶区域的筑坝区和由筑坝区限定的用于填充胶的填充区。

优选地，筑坝区的位置精度不低于10μm。

本实用新型的有益效果如下：

本实用新型所述技术方案能够提供一种具有高强度高精度并能提供良好隔离保护的封装结构。

附图说明

下面结合附图对本实用新型的具体实施方式作进一步详细的说明；

图1为根据本公开的封装结构的实施例的示意性原理图；

图2为图1中沿虚线AA截取的线以右部分的放大了的正视图；

图3为根据本公开的封装结构的一个实施例的示出筑坝区的结构原理图；

图4示出示出图3中筑坝区限定的填充区的点胶效果图；以及

图5为本公开的封装结构的制作方法流程图。

具体实施方式

为了更清楚地说明本实用新型，下面结合优选实施例和附图对本实用新型做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。

图1为根据本公开的封装结构1的实施例的示意性原理图。其中，为了便于理解，将填充的胶水透明化。应理解，在半导体集成电路领域的实际应用中，胶的颜色并不限于此，呈现墨绿、黑色等各种颜色的胶也是可以的。

如图1中所示，本公开的封装结构1包括键合丝部10和胶点部20，其中，键合丝部10包括多个键合丝通路10-1至10-N(N为自然数)，胶点部20覆盖键合丝部10，并覆盖待封装裸芯片的至少一部分。优选地，胶点部20覆盖键合丝部10，并覆盖待封装裸芯片的一部分以在对键合丝部10充分进行隔离保护的同时不影响后续的工艺步骤。此外，胶点部20包括筑坝区201和填充区203。关于键合丝部10和点胶部20的具体结构原理，将在下文中结合附图2-5详细说明。

具体地，图2为图1中沿虚线AA截取的线以右部分的放大了的正视图，该正视图中可见键合丝部10中的键合丝通路10-1。此外，为了更清楚地描述本公开的封装结构1的位置关系，在图中示意性地示出了与封装结构1相关的其他电路部件。

在图2中，示出了PCB电路基板30，其上布置有待封装的裸芯片301和覆铝区303，该PCB电路基板30上的电路封装模式可以为COB形式，在这种情况下，裸芯片301可以是直接贴装于电路基板30上的单晶硅片，应理解PCB电路基板30上的电路封装模式并不限于此。在裸芯片301上与覆铝区303上均布置有焊盘305，用以将键合丝部10中的每个通路10-1至10-N(N为自然数)的键合丝键合在裸芯片301与覆铝区303上，形成电连接。图2中的焊盘305只是示意性的，并不为了限制焊盘305的尺寸，在实际应用中，焊盘305仅略微高出裸芯片301和覆铝区303的表面或内嵌于裸芯片301和覆铝区303中。此外，覆铝区303也可以是其他材料，其种类视键合丝的材料而定，以便使键合丝更牢固地进行键合。

如图所示，键合丝通路10-1为两点弯折的形式，可以是折线形或弧形，最高点B距离电路基板30(即键合丝通路10-1的拱高)为50-300μm。键合丝通路10-1可以为硅铝丝或金丝。键合丝通路10-1可以采用双线键合，以减小引线电阻。由于图2为本公开的封装结构1的部分正视图，本领域技术人员应理解，本公开中的键合丝部10中的其他键合丝通路10-2至10-N(N为自然数，N的值等于裸芯片301的引脚数)的结构相同。类似地，与弯曲形式相同的理由，下面仅以键合丝通路10-1的结构来描述键合丝部10中每一条通路的结构参数。

如图2所示，键合丝通路10-1通过焊盘305与裸芯片301和覆铝区303键合，键合丝通路10-1与焊盘305的结合点称为键合点。键合丝通路10-1与裸芯片301的送线角为θ1，键合丝通路10-1与覆铝303的送线角为θ2。优选地，当键合丝通路10-1为硅铝丝时，θ1和θ2的取值范围为30°至70°，当键合丝通路10-1为金丝时，θ1和θ2的取值范围为90°。

此外，键合丝通路10-1和裸芯片301上的焊盘305的键合点与键合丝通路10-1和电路基板上覆铝区303上的焊盘305的键合点之间的距离为键合丝通路10-1的跨距，该跨距的范围可以为1.3-1.7mm。

由具有上述结构参数的键合丝通路10-1至10-N(N为自然数)形成的键合丝部10，增大了键合丝部与焊盘305之间的键合强度，当由于外力作用对集成电路板造成冲击时，或者由于电路板的使用环境潮湿时，键合丝不易脱落，不易断裂。此外，在点胶以及电路运行时不易塌丝、抗拉、抗压，因此，本公开形成的封装结构1的键合丝部10具有高强度。从而增加了电路板的稳定性。

下面参照图3和图4描述本公开的封装结构1的胶点部20的结构原理。

图3为根据本公开的封装结构1的一个实施例的示出筑坝区201的结构原理图；图4示出示出图3中筑坝区201限定的填充区203的点胶效果图。

具体地，在图3和图4所示的实施例中，裸芯片301在键合隔离后需要裸芯片301的一部分，例如，像X射线探测器这样的应用场合，需要通过芯片接收X射线照射，裸芯片301在键合与点胶后后续还需其他工艺步骤叠加感光部件或结构层。如果胶点部20覆盖了裸芯片301的功能区(如图中以两条点横虚线示意性限定的区域)，则将影响这些感光部件或结构层的形成位置或结合效果，从而进一步影响电路板的功能。为了确保电路功能的实现，在本公开中，裸芯片301的胶点部20完全覆盖键合丝部10并且仅覆盖裸芯片301的一部分，从而保证对键合丝部10进行充分隔离保护的同时暴露裸芯片301的功能区。这样的情况对胶点部20的精度要求极高，要求胶点部20点胶和固化过程中不流胶并且保证形成的位置精确。因而，胶点部20包括筑坝区201和填充区203两部分，且保证筑坝区201的位置精度不低于10μm。优选地，在形成筑坝区201时，可以在功能区与键合丝部10与裸芯片301的键合点之间划定基准线，保证筑坝区201靠近芯片的外围不超过该基准线，筑坝区201的位置精度不低于10μm。

进一步地，如图4所示，填充区203位于筑坝区201所限定的区域内，覆盖裸芯片301的一部分与键合丝部20整体，从而完成对裸芯片的封装，将裸芯片301和键合丝部20与外界环境隔离。

下面参照图5描述本公开的实施例的封装结构1的制作方法。图5为本公开的封装结构1的制作方法流程图。

如图5所示，根据本公开的制作方法，首先，在步骤S501，将待封装的裸芯片301贴装到PCB电路基板上，在该电路基板30上已形成有覆铝区303。应理解，在待封装的裸芯片301与PCB电路基板之间也存在覆铝区，但并未示出。

在步骤S503，将键合丝通路10-1至10-N(N为自然数)分别与待封装的裸芯片301和电路板基板30键合，形成键合区部10。

下面结合步骤S505和步骤S507阐述形成胶点部20的步骤。

在本公开的形成胶点部20的步骤中，为了保证点胶过程的精确度以及保证形成的胶点部20的内应力，选取粘度范围在20Pa.s-80Pa.s的胶，从而防止筑坝时胶流散性过大。此外，所选择的胶的热膨胀系数与PCB电路板的膨胀系数一致。此外，为了令胶点既具有适当的流散能力又不过度流散影响精度，将工作温度控制在20℃-60℃。

在步骤S505中，形成筑坝区201。由于筑坝区201的精确度是保证形成的胶点部20精确度的关键，因此严格控制形成筑坝区201的工艺。具体地，以2ml/min的胶量、胶点直径10-30μm的胶点形成筑坝区201，使得筑坝区201的隔离精度不低于10μm。

在一些实施例中，可以在芯片的功能区与键合丝部10与裸芯片301的键合点之间划一条基准线，然后再以此基准线为准形成筑坝区201，保证筑坝区201不超出该刻度线，确保裸芯片301在经过键合与隔离后不会影响后电路续工艺。

在步骤S507中，形成填充区203。同样地，以2ml/min的胶量、胶点直径10-30μm的胶点形成筑坝区201进行填胶，此外，为了保证填胶充分，令针头行进速度为2-20mm/s。

在形成胶点区20后，为了降低胶点区20的内应力，以阶梯的方法进行固化。优选地，以50-100℃固化45-60min，然后以100-160℃固化25-35min，通过该方法进行固化后的胶点区20可以有效释放内应力，增强对键合丝部10的隔离保护能力。本领域技术人员应理解，固化温度并不限于此，实际应用中，应充分考虑整体电路产品上其它各个器件的耐热能力。

通过上述方法形成的封装结构1，可以形成具有高精度的隔离封装结构，在保证对键合丝部10的隔离保护、适应环境温度的变化的前提下，具有不低于10μm的高精度，保证需要暴露的芯片区域精确曝光，保证电路的正常运行。

显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之列。