一种具有SOI结构的漏电过程自控的动态随机存储器单元的制作方法

本发明涉及动态随机存储器的结构设计，特别涉及动态随机存储器的存储电容的关态漏电控制方法，尤其在改变存储电容电极结构后，利用存储电容上的电势对访问晶体管沟道的控制作用，改善了该存储电容自身在亚阈值漏电路径上的漏电，实现了漏电过程的自我控制，提高了存储电容上的电荷保存时间，即数据保持时间。

背景技术：

动态随机存储器（DRAM）是一种应用广泛的半导体存储器，在全球半导体集成电路市场份额中占大约10%，每年超过300亿美元，在通讯、计算机、服务器等中有着不可替代的作用。DRAM器件的核心存储单元简单，由一个访问晶体管和一个存储电容（1 Transistor-1 Capacitor, 1T-1C）组成。

随着集成电路制作工艺集成度的不断增加，以1T-1C为基本存储单元的DRAM已进入40nm和20nm节点，然而进一步的提高集成度面临严重的技术瓶颈。主要原因在于，存储电容上的电荷随着访问晶体管的尺寸缩小而漏电更加严重，导致存储电容上的数据保持时间减小。在DRAM芯片中，数据平均保持时间和器件数量失效率之间存在一个经验关系，即：平均数据保持时间每降低10倍，失效率上升10⁴倍。（参考吴俊等人文章：动态随机存储器器件研究进展，中国科学，2016年，第46卷，第10期：107304）例如，对于4Gb容量的分立式DRAM芯片，其85^oC 时数据保持时间的均值达到6.4s时，才能保证因为数据保持时间低于64ms的失效单元数量接近20个。如果存储时间为0.64s时，失效数量将达到200000个，并且失效数量还会随着失效导致的温度上升而进一步增加。因此，保持甚至提高存储电容上的数据保持时间对于DRAM进一步缩小化具有十分关键的意义。

为了提高存储电容上的数据保持时间，可以采用负字线电压或者负衬偏电压来实现极低的关态漏电流，此外，从制造工艺上可采用凹入式沟道（Recessed Channel）的访问晶体管结构，以便在缩小器件面积的同时获得较长的沟道长度，减小亚阈值通道的漏电，获得极低的关态漏电流，例如，中国专利200810109134，美国专利ＵＳ８１４８７７２Ｂ２号，美国专利ＵＳ７８００１６６Ｂ２号。

然而，随着集成度的不断增加，ＤＲＡＭ存储单元的尺寸仍会继续缩小至２０ｎｍ以下，访问晶体管也将进一步缩小，凹入式沟道对于访问晶体管关态漏电流大小的控制有限，存储电容上的数据保持时间要求的实现难度巨大。因此，具有新型漏电控制原理，结构和工艺的动态随机存储器的成为ＤＲＡＭ芯片存储产业上急需的技术。

技术实现要素：

本发明的目的在于提供一种进一步降低关态漏电流的动态随机存储器的存储单元的基本原理及其结构，以使在访问晶体管进一步缩小的情况下，仍能保持甚至提高存储电容单元上的数据保持时间，从而延续ＤＲＡＭ存储单元减小的趋势。

根据本发明的目的，提出了一种基于ＳＯＩ结构的漏电过程自控的动态随机储存器单元的工作原理及其结构，其结构主要包括阵列访问晶体管，存储电容器，以及隔绝它们的绝缘层。存储电容器的底电极扩展至阵列访问晶体管沟道下方，并穿过绝缘层与晶体管的源极相连。

为了实现上述目的，本发明采用了如下技术方案：

一种具有SOI结构的漏电自控的动态随机存储器单元，其特征在于，包括阵列访问晶体管，扩展式存储电容，以及隔绝它们的绝缘层；

所述扩展式存储电容的底电极扩展至阵列访问晶体管沟道下方，并穿过绝缘层与晶体管的源极相连。顶电极为一良导体，通常接地。

所述绝缘层位于访问晶体管沟道和扩展式电容底电极中间，为底电极对沟道控制的介电材料层。

所述阵列访问晶体管位于绝缘层上方，由源极、栅极、漏极、沟道区、沟道栅极介电层组成，漏极与位线连接，栅极与字线连接，源极通过金属层与扩展式电容的底电极连接。

所述的动态随机存储器单元，存储电容的底电极包括两部分，一部分为电容侧壁，与顶电极、及介电层形成电荷存储单元，另一部分沿水平方向，平行于绝缘层，对访问晶体管沟道有控制作用。

所述的动态随机存储器单元，扩展式存储电容底电极水平部分扩展超过访问晶体管源极，至访问晶体管的沟道下方。

所述的动态随机存储器单元，其中存储电容与访问晶体管由绝缘层良好隔绝，通过金属通道连接存储电容顶电极和访问晶体管的源极。

所述的动态随机存储器单元，存储电容的两部分底电极完整相连，水平部分末端截面不超过连接的电容的侧壁部分

进一步，所述的晶体管和存储电容顶电极的连接金属层，该金属层与顶电极接触，不与存储电容中的介电层直接相连。

进一步，该绝缘层为高介电常数材料（High-k），能提供扩展式电容的水平部分对沟道的控制，同时隔绝该存储电容器向访问晶体管的漏电。

与现有技术相比，本发明的有益效果是：

１、利用了扩展式电容控制晶体管沟道，能实现在关态下，该存储电容对漏电过程的自我控制，进一步减小了漏电流，从而提升了存储电容上电荷的保持时间。

２、利用了扩展式电容控制晶体管沟道，提升了存储电容上的电荷保持时间，可降低存储电容的电容值，减少沟槽式或堆叠式存储电容的高度，从而降低存储电容的制备成本。

附图说明

图１为具有SOI结构的漏电自控的动态随机存储器的单元截面示意图，采用了沟槽式存储电容示意

图２-图5为本发明动态随机存储器单元的制备流程截面示意图。

图6为该存储器单元中存储电容在漏电过程中自控的原理图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。

实施例

请参照图2至图5，其为本发明一优选实施例的利用沟槽式存储电容的动态随机存储器的制备流程。

图2中，示意说明了该扩展式存储电容的制备流程，以沟槽式电容为例。首先在硅基底100体材料基础上，用光刻及刻蚀过程将201,202,203整体区域从100体中去除。接着，利用原子层沉积（或电化学沉积法）依次将201区域充满金属层，202区域充满高介电材料，203区域充满导电性良好的材料。203区域通常用于接地，作为该扩展式存储电容的顶电极。制备该扩展式电容后，对表面进行平坦化处理。

图3中，在图2平坦化的表面上沉积一层高介电常数的绝缘层301，或者覆盖上其它方法制备的可剥离绝缘层301。该高质量绝缘层可隔绝电容直接漏电，并提供扩展式电容对访问晶体管的控制。

图4中，在301绝缘层上沉积高质量半导体通道材料400，如低掺杂的硅（此处，也可利用可剥离的工艺，将图3中301材料和此处的400材料一步法覆盖在平坦化处理后的表面，然后利用光刻，刻蚀400材料，得到定义的400区域）。接着，利用掺杂工艺，在401区域定义访问晶体管的高掺杂源极和漏极。随后，在源极上用光刻，刻蚀后，在402沉积金属，与下方扩展式电容的底电极相连。

图5中，沉积一层高介电材料，作为栅极介电层501，随后沉积金属层502作为访问晶体管的栅极。

此外，所述扩展式存储电容的底电极扩展至阵列访问晶体管沟道下方，并穿过绝缘层与晶体管的源极相连。顶电极为一良导体，通常接地。

所述绝缘层位于访问晶体管沟道和扩展式电容底电极中间，为底电极对沟道控制的介电材料层。

所述阵列访问晶体管位于绝缘层上方，由源极、栅极、漏极、沟道区、沟道栅极介电层组成，漏极与位线连接，栅极与字线连接，源极通过金属层与扩展式电容的底电极连接。

所述的动态随机存储器单元，存储电容的底电极包括两部分，一部分为电容侧壁，与顶电极、及介电层形成电荷存储单元，另一部分沿水平方向，平行于绝缘层，对访问晶体管沟道有控制作用。

所述的动态随机存储器单元，扩展式存储电容底电极水平部分扩展超过访问晶体管源极，至访问晶体管的沟道下方。

所述的动态随机存储器单元，其中存储电容与访问晶体管由绝缘层良好隔绝，通过金属通道连接存储电容顶电极和访问晶体管的源极。

所述的动态随机存储器单元，存储电容的两部分底电极完整相连，水平部分末端截面不超过连接的电容的侧壁部分

进一步，所述的晶体管和存储电容顶电极的连接金属层，该金属层与顶电极接触，不与存储电容中的介电层直接相连。

进一步，该绝缘层为高介电常数材料（High-k），能提供扩展式电容的水平部分对沟道的控制，同时隔绝该存储电容器向访问晶体管的漏电。

图6中，对比说明了现有晶体管自然漏电原理与本发明中漏电过程自控的原理图。由于存在扩展式电容底电极对访问晶体管沟道的调控，随着存储电荷上电荷的流失，沟道的能带上移减少了漏极向源极流动的漏电流。该自控方式减少的漏电流远远大于自然漏电减少的漏电流。

以上所述，仅为本发明的一种较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的基本控制原理，技术方案，及其发明构思加以等同替换或改动，都应涵盖在本发明的保护范围之内。