存储器及半导体器件的制作方法

本实用新型涉及集成电路设计与制造领域，特别涉及一种存储器及半导体器件。

背景技术：

存储器通常包括多个存储单元，每个存储单元均包括存储电容器以及连接到所述存储电容器的存储晶体管，所述存储电容器用来存储代表存储信息的电荷。所述存储晶体管中形成有源区、漏区和栅极，所述栅极用于控制所述源区和漏区之间的电流流动，并连接至字线，所述漏区用于构成位线接触区，以连接至位线，所述源区用于构成存储节点接触区，以连接至存储电容器。

随着半导体制作工艺集成度的不断增加，在单位面积内制作更多的存储单元变得越来越困难，提升存储器的集成密度已成为一种趋势。

技术实现要素：

本实用新型的主要目的在于提供一种存储器及半导体器件，增加存储器的集成度。

为实现上述目的，本实用新型提供一种存储器，包括：

多个存储单元，每一所述存储单元均包含在第一方向上彼此连接的一环栅晶体管与一电容器，以及多个所述存储单元呈阵列式排布，其中所述存储单元的阵列的行方向和所述第一方向构成一平面，所述存储单元的阵列的列方向垂直于所述平面；

多条位线，所述位线沿着所述行方向延伸，并且同一行中的多个所述环栅晶体管的漏区连接至同一所述位线；

多条字线，所述字线沿着所述列方向延伸，并且同一列中的多个所述环栅晶体管的栅极连接至同一所述字线。

可选的，在所述存储器中，所述环栅晶体管还包括沿所述第一方向延伸的沟道，位于所述沟道一侧的源区，所述漏区位于所述沟道的另一侧，所述栅极环绕所述沟道构成环栅，所述位线与所述漏区远离所述沟道的一侧相连接。

可选的，在所述存储器中，同一行中的多个所述环栅晶体管所对应的多个漏区相互连接并沿着所述行方向连续延伸。

可选的，在所述存储器中，所述环栅晶体管还包括连接部，所述连接部与所述源区远离所述沟道的一侧相连接，且所述连接部与所述电容器相连接。

可选的，在所述存储器中，所述电容器包含下电极板、介质层以及上电极板，所述下电极板呈U型并与所述连接部相连接。

可选的，在所述存储器中，所述下电极板与所述连接部远离所述源区的侧表面相连接，且所述下电极板还与所述连接部的顶表面相连接。

可选的，在所述存储器中，所有的所述电容器的所述上电极板远离所述环栅晶体管的一端均相互连接，且连接至一金属板。

可选的，在所述存储器中，所述金属板为钨板，所述介质层为包含氧化铝或氧化锆的介质层。

可选的，在所述存储器中，所述存储器还包括位于相邻所述电容器以及相邻所述环栅晶体管之间的绝缘层。

可选的，在所述存储器中，所述绝缘层的材质包含二氧化硅。

相应的，本实用新型还提供一种半导体器件，包括：

多个存储单元，每一所述存储单元均包含在第一方向上彼此连接的一环栅晶体管与一电容，以及多个所述存储单元呈阵列式排布，其中所述存储单元的阵列的行方向和所述第一方向构成一平面，所述存储单元的阵列的列方向垂直于所述平面；

多条第一导体线，所述第一导体线沿着所述行方向延伸，并且同一行中的多个所述环栅晶体管所对应的多个漏区连接至同一所述第一导体线；

多条第二导体线，所述第二导体线沿着所述列方向延伸，并且同一列中的多个所述环栅晶体管的栅极连接至同一所述第二导体线。

与现有技术相比，本实用新型具有以下有益效果：

本实用新型所提供的存储器中，包含多个存储单元、多条位线与多条字线，每一所述存储单元均包含在第一方向上彼此连接的一环栅晶体管与一电容器，以及多个所述存储单元呈阵列式排布，其中所述存储单元的阵列的行方向和所述第一方向构成一平面，所述存储单元的阵列的列方向垂直于所述平面，所述位线沿着所述行方向延伸，并且同一行中的多个所述环栅晶体管所对应的多个漏区连接至同一所述位线，所述字线沿着所述列方向延伸，并且同一列中的多个所述环栅晶体管的栅极连接至同一所述字线，在所述第一方向与所述行方向的尺寸受到限制的情况下，可以在列方向上不断叠加存储单元以提高存储单元的数量，从而增加存储器的集成度。

附图说明

图1为本实用新型一实施例所提供的存储器的三维透视图；

图2为本实用新型一实施例所提供的存储器的俯视示意图；

图3为本实用新型一实施例所提供的存储器的正视示意图；

图4为图3在AA’方向上的剖面示意图。

其中，附图标记如下：

10-环栅晶体管；

11-沟道；

12-漏区；12’-源区；

13-栅极；

14-连接部；

20-电容器；

21-下电极板；

22-介质层；

23-上电极板；

100-存储单元；

200-位线；

300-字线；

400-金属板；

500-绝缘层。

具体实施方式

为使本实用新型的内容更加清楚易懂，以下结合说明书附图，对本实用新型的内容做进一步说明。当然本实用新型并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本实用新型的保护范围内。

显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。其次，本实用新型利用示意图进行了详细的表述，在详述本实用新型实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本实用新型的限定。

图1为本实用新型一实施例所提供的存储器的三维透视图，图2为本实用新型一实施例所提供的存储器的俯视示意图，图3为本实用新型一实施例所提供的存储器的正视示意图，图4为图3在AA’方向上的剖面示意图，请参考图1至图4所示，对本实用新型所提供的存储器进行详细介绍。

所述存储器包括多个存储单元100、多条位线200与多条字线300。每一所述存储单元均包含在第一方向(如图1所示的x方向)上彼此连接的一环栅晶体管10与一电容器20，多个所述存储单元100呈阵列式排布，其中所述存储单元100的阵列的行方向(如图1所示的y方向)和所述第一方向x构成一平面，所述存储单元100的阵列的列方向(如图1所示的z方向)垂直于所述平面。所述位线200沿着所述行方向y延伸，并且同一行中的多个所述环栅晶体管10的漏区12连接至同一所述位线200。所述字线300沿着所述列方向z延伸，并且同一列中的多个所述环栅晶体管10的栅极13连接至同一所述字线300。

在图1中，仅在第一方向x上示出了一个存储单元，在行方向y上示出了四个存储单元，在列方向z上示出了一个存储单元，在其他实施例中，在第一方向x、行方向y以及列方向z上均可以设置有多个存储单元。在第一方向x上，每个所述存储单元100中的所述环栅晶体管10与所述电容器20相连接。在行方向y上，同一行的多个所述环栅晶体管10所对应的多个漏区12连接至同一所述位线200，最终形成多条彼此平行且沿行方向y延伸的位线。在列方向z上，同一列的多个所述环栅晶体管10的栅极13连接至同一所述字线300，最终形成多条彼此平行且沿列方向z延伸的字线。

这样，在集成度不断提升的情况下，在第一方向x与行方向y的尺寸受到限制时，可以在列方向z上不断叠加存储单元以提高存储单元的数量，从而增加存储器的集成度。

请参考图1所示，所述环栅晶体管10还包括沿所述第一方向x延伸的沟道11，位于所述沟道11一侧的源区12’，所述漏区12位于所述沟道11的另一侧，所述栅极13环绕部分所述沟道11构成环栅，在第一方向x上，所述栅极13仅环绕部分所述沟道11.所述位线200与所述源区12远离所述沟道11的一侧相连接，所述字线300与所述栅极13的一侧相连接。所述漏区12沿所述行方向y延伸，且同一行中的多个所述环栅晶体管10所对应的多个漏区12相互连接并沿着所述行方向y连续延伸。

本申请实施例中，所述沟道11为包含硅和锗成分的纳米线沟道，纳米线沟道能够有效提高沟道的载流子的密度和迁移率，减小晶体管的亚阈值摆幅，提高选择开关比，降低器件的功耗。所述栅极13的材质包含但不限于二氧化硅、氮氧化硅、碳氧化硅或二氧化铪，所述位线200的材质包含但不限于钨、钛、氮化钛、钴化钛、钛化硅或多晶硅，所述字线300的材质包含但不限于钨、钛、氮化钛、钴化硅、钛化硅或多晶硅。

所述环栅晶体管10还包括连接部14，所述连接部14与所述源区12’远离所述沟道11的一侧相连接，且所述连接部14与所述电容器20相连接。本申请实施例中，所述连接部14的材质包含但不限于钨、钛、氮化钛、钴化钛、钛化硅或多晶硅。所述连接部14用于将所述源区12’与所述电容器20相连接。

本申请实施例中，优选的，所述沟道11呈沿第一方向x延伸的圆柱体。所述漏区12与源区12’位于圆柱体的两端，均呈沿行方向y延伸的长方体，并且所述漏区12连接位于同一所述行方向y上的所有环栅晶体管10的沟道11，而所述源区12’仅连接一个所述环栅晶体管10的所述沟道11，即所述源区12’与所述沟道11是一一对应的关系，而所述漏区12的数量与在第一方向x上排布的所述环栅晶体管10的数量相同。所述栅极13呈围绕所述沟道11的正方体。所述连接部14呈沿行方向y延伸的长方体，所述连接部14的形状与尺寸可以与所述源区12’的形状及尺寸相同。所述位线200呈沿y方向延伸的长方体，所述位线200的形状及尺寸可以与所述漏区12的形状及尺寸相同。所述字线300呈沿z方向延伸的长方体。当然，在其他实施例中，各部件均可以呈本领域技术人员已知的其他形状。

请参考图3所示，所述电容器20呈U型，且所述电容器20包含下电极板21、介质层22以及上电极板23，即所述下电极板21、介质层22以及上电极板23均呈U型，所述下电极板21的一侧与所述连接部14相连接。本申请实施例中，所述下电极板21的U型的一侧(例如左侧)与所述连接部14相连接，即所述下电极板21与所述连接部14远离所述源区12’的侧表面相连，且所述下电极板21还与所述连接部14的顶表面相连接，即所述下电极板21覆盖所述连接部14的顶部。所述上电极板23远离所述环栅晶体管10的一侧与一金属板400相连接，本申请实施例中，所述上电极板23的U型的一侧(例如右侧)与所述金属板400相连接。并且，所有的所述电容器20的所述上电极板23远离所述环栅晶体管10的一侧均相互连接，且连接至所述金属板400。所述金属板400的材质优选为钨。所述金属板400是用于与外部连接的结构，以实现所述上电极板23与外部电路的连接。

所述下电极板21可以为多晶硅电极，也可以为金属电极。当下电极板21为金属电极时，所述下电极板21的材质可以为氮化钛(TiN)。所述介质层22的材质包含但不限于氧化铝、氧化锆等。所述上电极板23可以为多晶硅电极，也可以为金属电极。当上电极板23为金属电极时，所述上电极板23的材质也可以为氮化钛(TiN)。

所述存储器还包括绝缘层500，所述绝缘层500位于相邻所述电容器20以及相邻所述环栅晶体管10之间，以起到绝缘作用。所述绝缘层500的材质包含但不限于二氧化硅。

需要说明的是，在图1所示的三维透视图中，为便于显示，仅在列方向z上设置了一个存储单元，而在图3所示的正视示意图中，与图1相对应也应该只显示一个存储单元，但是为了说明存储单元在列方向z上可以不断叠加，因此，在图3中示出了两个存储单元。

图4是图3在AA’方向上的剖面示意图，也是图1在行方向y上且穿过栅极13的剖面示意图，在图4中仅可以看到栅极13，以及由所述栅极13围绕的沟道11，以及位于栅极13一侧的字线300。

本实施例所提供的存储器中，包含多个存储单元100、多条位线200与多条字线300，每一所述存储单元100均包含在第一方向x上彼此连接的一环栅晶体管10与一电容器20，以及多个所述存储单元100呈阵列式排布，其中所述存储单元100的阵列的行方向y和所述第一方向x构成一平面，所述存储单元的阵列的列方向z垂直于所述平面，所述位线200沿着所述行方向y延伸，并且同一行中的多个所述环栅晶体管10所对应的多个漏区12连接至同一所述位线200，所述字线300沿着所述列方向z延伸，并且同一列中的多个所述环栅晶体管10的栅极13连接至同一所述字线300，在所述第一方向x与所述行方向y的尺寸受到限制的情况下，可以在列方向z上不断叠加存储单元100以提高存储单元的数量，从而增加存储器的集成度。

相应的，本实用新型还提供一种半导体器件，包含：

多个存储单元，每一所述存储单元均包含在第一方向上彼此连接的一环栅晶体管与一电容，以及多个所述存储单元呈阵列式排布，其中所述存储单元的阵列的行方向和所述第一方向构成一平面，所述存储单元的阵列的列方向垂直于所述平面；

多条第一导体线，所述第一导体线沿着所述行方向延伸，并且同一行中的多个所述环栅晶体管所对应的多个漏区连接至同一所述第一导体线；

多条第二导体线，所述第二导体线沿着所述列方向延伸，并且同一列中的多个所述环栅晶体管的栅极连接至同一所述第二导体线。

综上所述，本实用新型提供的存储器及半导体器件中，包含多个存储单元、多条位线与多条字线，每一所述存储单元均包含在第一方向上彼此连接的一环栅晶体管与一电容器，以及多个所述存储单元呈阵列式排布，其中所述存储单元的阵列的行方向和所述第一方向构成一平面，所述存储单元的阵列的列方向垂直于所述平面，所述位线沿着所述行方向延伸，并且同一行中的多个所述环栅晶体管所对应的多个漏区连接至同一所述位线，所述字线沿着所述列方向延伸，并且同一列中的多个所述环栅晶体管的栅极连接至同一所述字线，在所述第一方向与所述行方向的尺寸受到限制的情况下，可以在列方向上不断叠加存储单元以提高存储单元的数量，从而增加存储器的集成度。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。