高压器件与半导体器件的制作方法

本实用新型涉及半导体技术领域，更具体地，涉及一种高压器件与半导体器件。

背景技术：

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

外围电路作为3D存储器件的核心部件之一，其主要用于逻辑运算以及通过金属连线控制和检测三维存储单元中各存储子单元的开关状态实现数据的存储和读取。而随着3D存储单元堆叠层数的增加，对外围电路的耐高电压要求越来越高。

鉴于上述问题，目前迫切需要提供一种耐高电压性能好的半导体器件。

技术实现要素：

鉴于上述问题，本实用新型的目的在于提供一种高压器件与半导体器件，通过掺杂深度由中心向边缘递减的漏区，减小了漏区边缘的电场，从而提高了器件的耐高电压性能。

根据本实用新型的一方面，提供了一种高压器件，包括：半导体衬底；氧化层；栅极，位于所述氧化层上；以及源区与漏区，位于所述半导体衬底中，并分别位于所述栅极两侧，其中，所述漏区的掺杂深度由所述漏区的中心向边缘递减。

优选地，还包括第一开口，位于所述氧化层中，至少部分所述漏区通过所述第一开口暴露。

优选地，所述源区的掺杂深度由所述源区的中心向边缘递减。

优选地，还包括第二开口，位于所述氧化层中，至少部分所述源区通过所述第二开口暴露。

优选地，还包括第一掺杂区，位于所述半导体衬底中，所述漏区位于所述第一掺杂区内，其中，所述第一掺杂区的浓度小于所述漏区的掺杂浓度。

优选地，所述第一掺杂区包括第一部分以及被所述第一开口暴露的第二部分，所述第一部分位于所述第二部分的外围，所述第二部分的掺杂深度大于所述第一部分的掺杂深度且所述第二部分的掺杂深度由所述第二部分的中心向边缘递减。

优选地，还包括第二掺杂区，所述第二掺杂区位于所述第一掺杂区内，所述漏区位于所述第二掺杂区内，其中，所述第二掺杂区的掺杂浓度大于所述第一掺杂区的浓度，并且小于所述漏区的掺杂浓度。

优选地，所述第一开口的侧壁为倾斜侧壁。

优选地，所述第一开口的侧壁为垂直侧壁。

根据本实用新型的另一方面，提供了一种半导体器件，包括：半导体衬底；高压阱区，位于所述半导体衬底中；如上所述的高压器件，位于所述高压阱区处；低压阱区，位于所述半导体衬底中；以及低压器件，位于所述低压阱区处。

根据本实用新型提供的高压器件与半导体器件，通过掺杂深度由中心向边缘递减的漏区，减小了漏区边缘的电场，从而提高了器件的耐高电压性能。

根据本实用新型提供的高压器件与半导体器件，衬底正对第一开口的区域被完全暴露，因此第一开口对应的漏区的部分掺杂深度较深，而衬底中位于第一开口两侧的区域被氧化层覆盖，由于氧化层的阻挡，因此漏区两侧的部分掺杂深度较浅，使得漏区的掺杂深度由漏区的中心向边缘递减，提高了漏区边界的曲率半径，从而减小了漏区边缘的电场，提高了器件的耐高电压性能。

在一些优选实施例中，第一开口的侧壁为倾斜侧壁，半导体衬底与氧化层之间的高度差平缓变化，进一步提高了漏区边界的曲率半径，从而进一步减小了漏区边缘的电场，使器件的耐高电压性能更好。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。

图1至图6示出根据本实用新型实施例的高压器件制造方法的各个阶段的截面图。

图7与图8示出根据本实用新型实施例的高压器件的效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本实用新型的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

本实用新型可以各种形式呈现，以下将描述其中一些示例。

图1至图6示出根据本实用新型实施例的高压器件制造方法的各个阶段的截面图。下面将结合图1至图6对实用新型高压器件的制造方法进行详细的说明。

本实用新型实施例的高压器件制造方法开始于半导体衬底，在半导体衬底上形成氧化层。具体地，如图1所示，在半导体衬底101上形成高压栅氧化层103(氧化层)，形成高压栅氧化层103的工艺例如为化学气相沉积工艺。

进一步地，图案化氧化层，例如在高压栅氧化层103的表面上形成光致抗蚀剂掩模，利用光刻与刻蚀工艺在高压栅氧化层103中形成第一开口10与第二开口20，半导体衬底101通过第一开口10与第二开口20暴露，如图2所示。

在本实施例中，第一开口10与第二开口20的侧壁为倾斜侧壁，在一些替代实施例中，第一开口10与第二开口20也可以为垂直侧壁。

进一步地，定义有源区，并在高压栅氧化层103上形成栅极，具体地，在高压栅氧化层103上沉积多晶硅层，利用光刻与刻蚀的方法图案化多晶硅层从而形成栅极104，如图3所示。

进一步地，在半导体衬底中形成第一掺杂区，如图4所示，在一些具体的实施例中，经由高压栅氧化层103和第一开口10向半导体衬底101内进行掺杂形成第一掺杂区110，第一掺杂区110可以作为高压器件的轻掺杂漏区，且掺杂浓度小于漏区，其中，第一掺杂区110包括第一部分111以及被第一开口10暴露的第二部分112，第一部分111位于第二部分112的外围，至少部分第一部分111位于栅极104与第二部分112之间，第二部分112的掺杂深度大于第一部分111的掺杂深度，且第二部分112的掺杂深度由第二部分112的中心向边缘递减。

进一步地，在栅极104两侧形成侧墙105，如图5a所示。

进一步地，在半导体衬底中并在栅极两侧分别形成源区与漏区，源区与漏区分别呈半球状，例如在高压栅氧化层103上形成掩模层106，该掩模层106具有第三开口30与第四开口40，其中，高压栅氧化层103中的第一开口10通过第三开口30暴露，且第三开口30的尺寸大于第一开口10的尺寸，既第三开口30的边界与第一开口10的边界具有预定长度，在本实施例中，第四开口40的尺寸与第二开口20的尺寸匹配，在一些替代实施例中，第四开口40的尺寸也可以大于第二开口20的尺寸。利用离子注入工艺，经由第四开口40与第二开口20在半导体衬底101中形成源区120，经由第三开口30、高压栅氧化层103以及第一开口10在半导体衬底101中形成漏区130，通过第三开口30限定了漏区130的尺寸，由于在第一开口10对应部分，漏区130在半导体衬底101中的掺杂深度更深，而通过高压栅氧化层103阻挡的部分，漏区130在衬底101中的掺杂深度相对较浅，使漏区130的掺杂深度由漏区130的中心向边缘递减，从而提高了漏区130边界的曲率半径，如图5a所示。在本实施例中，由于第一掺杂区110的掺杂浓度小于漏区130，减小了漏区130到栅极104之间的电场，从而提高器件的击穿电压，由于漏区130与第一掺杂区110的第二部分的边界形状匹配，从而使电场分布更加均匀，进一步提高器件的击穿电压。

在一些优选实施例中，还可以在漏区130与第一掺杂区110之间形成第二掺杂区140，具体地，第二掺杂区140位于第一掺杂区110中，漏区130位于第一掺杂区110中，且漏区130的边界的形状、第二掺杂区140的边界的形状、以及第一掺杂区110的第二部分的边界的形状相匹配，如图5b所示。第二掺杂区140作为过渡区，其掺杂浓度大于第一掺杂区110并且小于漏区130，减小了漏区130到栅极104之间的电场，从而提高器件的击穿电压，又因为三者的边界形状匹配，从而使电场分布更加均匀，进一步提高器件的击穿电压。

进一步地，去除掩模层，如图6所示。当漏区130部分的离子进一步扩散，漏区130的边界更加平滑，使漏区130的边界电场减弱，此外，漏区130边界的离子浓度随着扩散运动，越靠近边界部分的离子浓度越小，使电场强度进一步减弱，在一些优选实施例中，围绕高压器件的有源区还形成有隔离区102，形成隔离区102的工艺例如为浅槽隔离工艺。

在源区120、漏区130以及栅极104上形成引线从而形成本实用新型实施例的高压器件。

本实用新型还提供了一种制作半导体器件的方法，包括：在半导体衬底中形成高压阱区、将上述的高压器件形成在高压阱区处、在半导体衬底中形成低压阱区、以及将低压器件形成在低压阱区处从而形成本实用新型实施例的半导体器件。

图7与图8示出根据本实用新型实施例的高压器件的效果分析示意图。

如图7与图8所示，由于高压栅氧化层103’覆盖半导体衬底101’，漏区130’直接经由掩模层106’形成，因此，漏区130’的边界曲率半径较小，漏区130’边缘的电场强度较大，因此，器件的击穿电压较低，器件的耐高压性能较差。而根据本实用新型提供的制作高压器件与半导体器件的方法，在氧化层中制作第一开口，并在氧化层上形成具有第三开口的掩模层，第一开口通过第三开口暴露，且第三开口的尺寸大于第一开口的尺寸，经由第三开口、氧化层以及第一开口在半导体衬底上形成漏区，通过掩模层上的第三开口限定了漏区的尺寸，并且由于衬底正对第一开口的区域被完全暴露，因此第一开口对应的漏区的部分掺杂深度较深，而衬底中位于第一开口两侧的区域被氧化层覆盖，由于氧化层的阻挡，因此漏区两侧的部分掺杂深度较浅，使得漏区的掺杂深度由漏区的中心向边缘递减，提高了漏区边界的曲率半径，从而减小了漏区边缘的电场，提高了器件的耐高电压性能。

在一些优选实施例中，第一开口的侧壁为倾斜侧壁，半导体衬底与氧化层之间的高度差平缓变化，进一步提高了漏区边界的曲率半径，从而进一步减小了漏区边缘的电场，使器件的耐高电压性能更好。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。