半导体组件的制作方法

本实用新型涉及一种半导体组件，特别是涉及一种具有静电防护层的半导体组件。

背景技术：

在半导体功率组件的应用领域中，半导体功率组件对静电放电保护能力已成为重要指标。一些小讯号半导体功率组件因具有较小的芯片尺寸，对静电放电保护能力较差，甚至无法达到静电放电保护的最低标准。部分半导体功率组件虽然具有较大的芯片尺寸，而可具有较大的静电放电保护能力，但可能需要在较苛刻的环境(如:相对湿度<65％的干燥环境，或粉尘较多的环境)下操作，因而对半导体功率组件的静电放电保护能力有更高的要求。

因此，在现有的技术中，将静电放电保护结构被整合到半导体功率组件中，以增加半导体功率组件对静电放电的承受能力。然而，在现有制程中，由于制程条件与制程余裕度(process window)的限制，静电放电保护结构的位置容易偏移预定位置。另外，现有的半导体功率组件中，静电放电保护结构会直接连接漂移区与基体区，且漂移区与基体区之间会形成沿着磊晶层的厚度方向延伸的弧形界面。

因此，当半导体功率组件操作时，在漂移区与基体区之间的弧形界面的电场强度较强，导致崩溃现象经常在弧形界面附近的区域发生，并降低半导体功率组件本身的耐压。

另一方面，对于现有的半导体功率组件而言，击穿电压(breakdown voltage)以及导通电阻(on-resistance)是较重要的参数，其中导通电阻会影响半导体功率组件的导通损耗(conducting loss)。目前业界倾向于通过提高漂移区的掺杂浓度，以进一步降低半导体功率组件的导通电阻。然而，现有的半导体功率组件在整合静电放电保护结构之后，已具有相对偏低的耐压，更难以符合目前业界的趋势。

技术实现要素：

本实用新型所欲解决的其中一技术问题在于，克服具有静电放电防护结构的半导体组件的耐压偏低的问题。

为了解决上述的技术问题，本实用新型所采用的其中一技术方案是，提供一种半导体组件，其被区分为一组件区以及一静电防护区，且所述半导体组件包括一磊晶层、一栅极结构以及一静电防护层。磊晶层包括位于组件区的一第一基体区以及位于静电防护区的一第二基体区。栅极结构设置于组件区内，并至少连接于第一基体区。静电防护层设置于磊晶层的一表面上并与磊晶层隔离。静电防护层位于所述第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内。

本实用新型的有益效果在于，本实用新型所提供的半导体组件，其通过“静电防护层完全重叠于所述第二基体区范围内”的技术手段，可以使具有静电防护层的半导体组件符合静电放电防护标准，又可具有较高的耐压。

为使能更进一步了解本实用新型的特征及技术内容，请参阅以下有关本实用新型的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本实用新型加以限制。

附图说明

图1绘示本实用新型其中一实施例的半导体组件的流程图。

图2A为本实用新型实施例的半导体组件在制造流程中的局部剖面示意图。

图2B为本实用新型实施例的半导体组件在制造流程中的局部剖面示意图。

图2C为本实用新型实施例的半导体组件在制造流程中的局部剖面示意图。

图2D为本实用新型实施例的半导体组件在制造流程中的局部剖面示意图。

图2E为本实用新型实施例的半导体组件在制造流程中的局部剖面示意图。

图2F为本实用新型实施例的半导体组件在制造流程中的局部剖面示意图。

图2G为本实用新型实施例的半导体组件在制造流程中的局部剖面示意图。

图3为本实用新型一实施例的半导体组件的局部剖面示意图。

图4为本实用新型另一实施例的半导体组件在制造流程中的局部剖面示意图。

图5为本实用新型又一实施例的半导体组件在制造流程中的局部剖面示意图。

图6为本实用新型一实施例的半导体组件的局部剖面示意图。

具体实施方式

请参阅图1。图1为本实用新型一实施例的半导体组件的制造方法的流程图。具体而言，本实用新型提供具有静电防护层的半导体组件的制造方法，并至少具有下列步骤。

在步骤S100中，形成一磊晶层于一基材上，其中，磊晶层被区分为至少一组件区以及一静电防护区。在步骤S110中，分别在组件区以及静电防护区内形成一第一基体区以及一第二基体区。在步骤S120中，在磊晶层的表面上形成位于静电防护区的一叠层结构，叠层结构包括一绝缘层以及位于绝缘层上的一半导体层，其中，半导体层具有一第一重掺杂区。在步骤S130中，在半导体层内形成至少一第二重掺杂区，第二重掺杂区与第一重掺杂区共同形成一静电防护层。静电防护层位于第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内。

以下将详细说明半导体组件的制造方法中的具体步骤。在本实施例中，以沟道式半导体功率组件为例，来详细说明本实用新型实施例的制造方法。

请参照图2A，其显示本实用新型一实施例的半导体组件在制造流程中的局部剖面示意图。基材10上已经形成一磊晶层(epitaxial layer)11。基材10例如为硅基板(silicon substrate)，其具有高掺杂浓度的第一型导电性杂质，以作为半导体功率组件的漏极(drain)。

前述的第一导电型杂质可以是N型或P型导电性杂质。假设基材10为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。

若沟道式功率半导体组件为N型功率金属氧化物半导体场效应管，基材10掺杂N型导电性杂质。另一方面，若沟道式功率半导体组件为P型沟道式功率金属氧化物半导体场效应管，则基材10掺杂P型导电性杂质。

磊晶层11”形成于基材10上方，并具有低浓度的第一型导电性杂质。以NMOS晶体管为例，基材10为高浓度的N型掺杂(N⁺)，而磊晶层11”则为低浓度的N型掺杂(N^-)。反之，以PMOS晶体管为例，基材10为高浓度的P型掺杂(P⁺doping)，而磊晶层11”则为低浓度的P型掺杂(P^-doping)。

在本实施例中，磊晶层11”具有一表面11s，且磊晶层11”被区分为一组件区R1以及一静电防护区R2。须说明的是，虽然图2A绘示静电防护区R2被组件区R1围绕，但本实用新型并不限制静电防护区R2与组件区R1的配置位置。在另一实施例中，组件区R1可位于静电防护区R2的其中一侧。在又一实施例中，组件区R1可被静电防护区R2围绕。也就是说，静电防护区R2与组件区R1的配置位置以及形状可以根据实际需求更改，本实用新型并不限制。

如图2A所示，至少一栅极结构12(图2A绘示多个为例)已经被形成于组件区R1内，且栅极结构12包括一闸绝缘层120以及一栅极121。另外，栅极结构12可以是平面式栅极结构或者是沟道式栅极结构。

在本实施例中，栅极结构12为沟道式栅极结构。在形成栅极结构12的步骤中，先在磊晶层11”内形成多个位于组件区R1内的沟道11h，之后在沟道11h内依序形成闸绝缘层120以与栅极121。

如图2A所示，对磊晶层11”执行一基体掺杂步骤20，以在组件区R1形成一第一初始基体掺杂区111’以及在静电防护区R2形成一第二初始基体掺杂区112’。

请参照图2B，依序形成一初始绝缘层13’以及一未掺杂半导体层14P于磊晶层11”的表面11s。初始绝缘层13’会覆盖磊晶层11”的整个表面11s。初始绝缘层13’的材料可以选择氧化物或者氮化物，如：氧化硅或者氮化硅。

另外，初始绝缘层13’的厚度，是对应于半导体功率组件的栅源极偏压(Vgs)的大小来调整。当半导体功率组件的栅源极电压(Vgs)越大，初始绝缘层13’的厚度越厚。

未掺杂半导体层14P被形成于初始绝缘层13’上，以与磊晶层11”隔离。未掺杂半导体层14P可以是一未掺杂多晶硅层。之后，对未掺杂半导体层14P执行一重掺杂步骤30。

请参照图2C，执行一基体热趋入步骤，以在磊晶层11’内形成第一基体区111与第二基体区112。另一方面，在基体热趋入步骤中，也会同步地在未掺杂半导体层14P内形成第一重掺杂区140’，而形成一初始半导体层14”。

在本实施例中，在重掺杂步骤30与基体掺杂步骤20中，都是使用具有相同导电型的杂质。也就是说，第一重掺杂区140’、第一基体区111以及第二基体区112都会具有相同的导电型，但仅做为举例，并不限制本实用新型。在其他实施例中，也可以对第一重掺杂区140’、第一基体区111以及第二基体区112做不同导电型加入额外制程步骤达到掺杂结果。

须说明的是，在本实施例中，形成初始半导体层14”的步骤，是在执行基体热趋入步骤之前完成。然而，在其他实施例中，也可以先执行基体热趋入步骤，来形成第一基体区111与第二基体区112。之后，再执行另一次热趋入步骤，以形成具有第一重掺杂区140'的初始半导体层14”。

在其他实施例中，也可以先形成第一基体区111以及第二基体区112在磊晶层11”内之后，再形成位于组件区R1内的栅极结构12。

如图2C所示，第一基体区111位于磊晶层11’的组件区R1内，并围绕栅极结构12。磊晶层11’中的其他区域形成沟道式半导体组件的漂移区110’。第二基体区112位于静电防护区R2内，并连接于初始绝缘层13’。

请参照图2D，去除位于组件区R1的一部分初始绝缘层13’以及一部分初始半导体层14”，以形成位于静电防护区R2的一叠层结构P1’。

具体而言，可在初始半导体层14”上形成光阻层PR，以定义出叠层结构P1’的位置，再执行一蚀刻步骤，去除位于组件区R1的一部分初始半导体层14”以及一部分初始绝缘层13’。另一部分被光阻层PR所覆盖的初始半导体层14”以及初始绝缘层13’会被保留，而形成在静电防护区R2的叠层结构P1’。

据此，叠层结构P1’包括位于静电防护区R2内的半导体层14’以及一绝缘层13，且半导体层14’内具有第一重掺杂区140’。通过上述步骤来形成叠层结构P1’，可以避免叠层结构P1’的位置偏移，而导致半导体层14’与磊晶层11’直接接触。在本实施例中，半导体层14’的横向宽度会与绝缘层13的横向宽度大致相同。具体而言，半导体层14’的宽度与绝缘层13的宽度之间的差值小于0.5um。

请参照图2E，在半导体层14’内再形成至少一第二重掺杂区141，使至少一第二重掺杂区141与第一重掺杂区140共同形成一静电防护层14。静电防护层14设置于绝缘层13上，并且静电防护层14与绝缘层13共同形成静电防护叠层P1。

详细而言，在半导体层14’上可预先形成屏蔽图案层(图未示)，以定义出第二重掺杂区141的位置。之后，通过依序进行一掺杂步骤以及一热趋入步骤，可在半导体层14’内形成第二重掺杂区141。

第二重掺杂区141与第一重掺杂区140分别具有相反的导电型。因此，在第二重掺杂区141与第一重掺杂区140之间的交界面会形成一PN接面。

在图2E的实施例中，在半导体层14’内形成两个彼此分离的第二重掺杂区141，且第一重掺杂区140位于两个第二重掺杂区141之间，而形成三极管(bipolar diode)，如：PNP三极管或者是NPN三极管。

另外，在形成第二重掺杂区141的步骤中，可同步地在组件区R1内形成至少一第一源极区113a(图2E绘示多个)。据此，第一源极区113a与第二重掺杂区141会具有相同的导电型。

须说明的是，可以通过改变屏蔽图案层，来调整第二重掺杂区141的位置，而形成不同的静电防护层14。请先参照图4，其显示本实用新型另一实施例的半导体组件在制造流程中的剖面示意图，且可接续图2D的步骤。

在图4的实施例中，在半导体层14’内只形成一第二重掺杂区141，而形成PN接面二极管(diode)。因此，只要能达到静电放电保护的效果，静电防护层14可以是三极管、PN二极管或者是其他组件。

请再参照图5，其显示本实用新型另一实施例的半导体组件在制造流程中的剖面示意图，且可接续图2D的步骤。在形成第二重掺杂区141的步骤中，可同步地在组件区R1内形成至少一第一源极区113a(图5绘示多个)以及静电防护区R2内形至少一第二源极区113b(图5绘示两个)。

在图5的实施例中，第一源极区113a位于第一基体区111上方，并连接于至少一栅极结构12。另外，第二基体区112具有一延伸部分112a，且延伸部分112a会连接到最靠近静电防护区R2的栅极结构12。第二源极区113b形成于延伸部分112a上面部份，并连接最靠近静电防护区R2的栅极结构12。

值得注意的是，通过上述步骤，可一并在组件R1形成晶体管结构，以及在静电防护区R2形成静电防护叠层P1。据此，本实用新型实施例的制程步骤中，形成静电防护叠层P1的步骤可以与形成晶体管结构的步骤整合，进而降低制造成本。

请参照图2F、图2G以及图3，形成一重分布线路结构，以使晶体管结构以及静电防护叠层P1可电性连接于一外部控制电路。详细而言，如图2F所示，形成一层间介电层15’于静电防护层14以及磊晶层11的表面11s上。接着，如图2G所示，在层间介电层15形成多个接触窗15h，以及在多个接触窗15h内形成多个导电结构16。

导电结构16包括多个第一导电柱161与多个第二导电柱162。每一个第一导电柱161通过对应的接触窗15h，电性连接于对应的第一源极区113a。每一个第二导电柱162通过对应的接触窗15h电性连接于静电防护层14的第一重掺杂区140或者第二重掺杂区141。另外，第一重掺杂区140可接亦可不接第二导电柱162，可视应用需求决定。

请参照图3，显示本实用新型实施例的半导体组件的局部剖面示意图。在本实施例中，还进一步在层间介电层15上形成一接垫组17。接垫组17包括多个第一接垫171以及多个第二接垫172。第一接垫171通过对应的第一导电柱161电性连接于第一源极区113a以及第二源极区113b。第二接垫172通过对应的第二导电柱162电性连接于第一重掺杂区140或者第二重掺杂区141。

之后，形成一保护层18于接垫组17上。保护层18具有多个开口，每一开口暴露出对应的第一接垫171(或第二接垫172)，以使多个第一接垫171与多个第二接垫172可电性连接至外部控制电路。

据此，如图3所示，本实用新型实施例提供一种整合静电防护层14的半导体组件M1。半导体组件M1例如是沟道式金属氧化物半导体场效应管、侧向扩散金属氧化物半导体场效应管或者平面式金属氧化物半导体场效应管等。

半导体组件M1可被区分为组件区R1与静电防护区R2。静电防护区R2的面积实际应用需求来调整。若半导体组件M1需要符合较高的静电放电防护规格，也就是具有较大的静电放电承受能力，静电防护区R2的面积也会越大。

半导体组件M1包括基材10、磊晶层11、栅极结构12以及静电防护叠层P1。磊晶层11设置于基材10上，并具有漂移区110、第一基体区111、第二基体区112以及第一源极区113a。漂移区110位于磊晶层11内靠近基材10的一侧，并由组件区R1延伸至静电防护区R2。

第一基体区111位于组件区R1内，并位于远离基材10的一侧。也就是说，第一基体区111位于漂移区110上方。另外，第一源极区113a位于第一基体区111上方，并连接于磊晶层11的表面11s。

第二基体区112位于静电防护区R2内，并位于磊晶层11内远离基材10的一侧，也就是位于漂移区110上方。

当半导体组件M1为沟道式金属氧化物半导体场效应管时，磊晶层11还包括位于组件区R1内的至少一个沟道11h，且栅极结构12设置在沟道11h内。

如图3所示，栅极结构12包括一闸绝缘层120以及一栅极121。闸绝缘层120覆盖于沟道11h的内壁面，以使栅极121与磊晶层11电性绝缘。位于组件区R1内的栅极结构12会连接于第一基体区111以及第一源极区113a。

在本实施例中，第二基体区112会连接于最靠近静电防护区R2的栅极结构12。

静电防护叠层P1设置于磊晶层11上，并位于静电防护区R2，用以保护半导体组件M1免于静电放电损害。静电防护叠层P1包括一绝缘层13以及一静电防护层14，且绝缘层13是位于静电防护层14与磊晶层11之间，以使静电防护层14与第二基体区112隔绝。据此，绝缘层13会直接连接于第二基体区112。

另外，由于静电防护层14的其中一端点会与栅极121共电位，因此绝缘层13的厚度可根据施加于半导体组件M1的源栅极偏压(Vgs)来决定。当源栅极偏压(Vgs)越大时，绝缘层13的厚度需要越厚。

静电防护层14包括至少一第一重掺杂区140以及至少一第二重掺杂区141。在一实施例中，第一重掺杂区140与第一基体区111以及第二基体区112具有相同的导电型，例如都是P型掺杂区。第二重掺杂区141与第一源极区113a具有相同的导电型，例如都是N型掺杂区，但本实用新型并不限制。也可以做不同导电型加入额外制程步骤达到掺杂结果。

另外，静电防护层14的横向宽度与绝缘层13的横向宽度大致相同。进一步而言，静电防护层14的宽度与绝缘层13的宽度之间的差值小于0.5um。在一实施例中，静电防护层14位于第二基体区112上方，且静电防护层14完全重叠于第二基体区112范围内。

值得说明的是，本实用新型实施例的静电防护层14的位于所述第二基体区上方，且静电防护层完全重叠于所述第二基体区范围内，相较于现有的半导体功率组件，本实用新型实施例的静电防护叠层P1的底部不会直接连接漂移区110，而只会连接第二基体区112。因此，在静电防护区R2内，第二基体区112与漂移区110之间所形成的交界面大致沿着平行表面11s的方向延伸。

由于在本实用新型所提供的半导体组件M1中，静电防护叠层P1只连接第二基体区112，因此当半导体组件M1运作时，在第二基体区112与漂移区110的交界面的电场强度较均匀，从而使本实用新型实施例的半导体组件M1具有较高的耐压。据此，相较于现有的半导体功率组件，本实用新型实施例的半导体组件M1除了具有静电放电防护能力，还具有一定的耐压能力。

请参照图6，显示本实用新型另一实施例的半导体组件的局部剖面示意图。本实施例与图3的实施例相同的组件具有相同的标号，且相同的部分不再赘述。

本实施例与图3的实施例之间的差异在于，本实施例的半导体组件M2中，栅极结构12为平面式栅极结构。也就是说，栅极结构12是设置在磊晶层11的表面11s上。另外，在组件区R1内，磊晶层11包括多个彼此分离的第一基体区111，且每一个第一源极区113a分别被对应的第一基体区111围绕。

另外，在本实施例中，第二基体区112会连接至最靠近静电防护区R2的栅极结构12。具体而言，第二基体区112会连接到栅极结构12的闸绝缘层120。

本实用新型实施例的制造方法也可用来形成半导体组件M2。具体而言，可在形成第一基体区111与第二基体区112之后，再于组件区R1内，形成栅极结构12于磊晶层11的表面11s上。

据此，在本实用新型的半导体组件的制造方法中，只要在静电防护叠层P1下方可形成与其完全重叠的第二基体区112，步骤的顺序皆可根据半导体组件本身的结构或是制程需求来调整。

综合上述，本实用新型的有益效果在于本实用新型技术方案所提供的半导体组件及其制造方法，其通过“形成静电防护叠层P1之前，先在磊晶层11内形成位于静电防护区R2的第二基体区112”以及“静电防护层完全重叠于所述第二基体区范围内”的技术手段，可以使具有静电防护叠层P1的半导体组件符合静电放电防护标准，又可具有较高的耐压。

另外，本实用新型实施例的半导体组件制造方法中，在静电防护区R2形成静电防护叠层P1的步骤可以与在组件R1形成晶体管结构的步骤整合，进而降低制造成本。

以上所公开的内容仅为本实用新型的优选可行实施例，并非因此局限本实用新型的申请专利范围，所以凡是运用本实用新型说明书及附图内容所做的等效技术变化，均包含于本实用新型的申请专利范围内。

符号说明

半导体组件M1、M2

基材10

磊晶层11、11’、11”

组件区R1

静电防护区R2

沟道11h

表面11s

漂移区110、110’

第一基体区111

第二基体区112

延伸部分112a

第一源极区113a

第二源极区113b

栅极结构12

闸绝缘层120

栅极121

初始绝缘层13’

未掺杂半导体层14P

叠层结构P1’

初始半导体层14”

半导体层14’

静电防护叠层P1

绝缘层13

静电防护层14

第一重掺杂区140、140’

第二重掺杂区141

层间介电层15、15’

接触窗15h

导电结构16

第一导电柱161

第二导电柱162

接垫组17

第一接垫171

第二接垫172

保护层18

基体掺杂步骤20

重掺杂步骤30

第一初始基体掺杂区111’

第二初始基体掺杂区112’

光阻层PR

流程步骤S100～S130