一种JFET器件及其制作方法与流程

本发明涉及半导体技术领域，具体涉及一种jfet器件及其制作方法。

背景技术：

在功率应用设备中，jfet(junctionfield-effecttransistor，结型场效应晶体管)，jfet是由p-n结栅极与源极和漏极构成的一种具有放大功能的三端有源器件，其工作原理就是通过电压改变沟道的导电性来实现对输出电流的控制。

按照其导电路径划分，jfet也可以分为vjfet和ljfet，ljfet的导电路径是横向的，源漏都分布在衬底正面。而vjfet的导电路径是纵向的，漏端经常被设置在衬底背面。由于横向的ljfet器件更容易与传统的cmos工艺集成，所以经常被集成在cmos电路当中，作为恒流源或者大电阻来使用。

由于非外延型的ljfet沟道区结深过深，jfet夹断较为困难，夹断电压通常较高，且不容易调节。为降低夹断电压，通常采用加长jfet沟道的方法，而这样做，又大幅增加了器件的面积，牺牲了芯片的集成度。

技术实现要素：

鉴于以上情况，本发明为了解决其技术问题采用以下的技术方案来实现。

第一方面，本发明实施例提供一种jfet器件的制作方法,包括：提供第一导电类型的衬底；在所述衬底上表面区域形成第二导电类型的深阱区，所述深阱区包括横向连接的第一部分及第二部分，所述第一部分的结深小于第二部分；在所述衬底靠近所述深阱区一侧的上表面区域内形成第一导电类型的体区以及在所述深阱区远离所述体区一侧的上表面区域内形成第二导电类型的漏区；在所述深阱区上表面形成场氧化层；在所述深阱区内形成第一导电类型的降场层。

第二方面，本发明实施例还提供一种jfet器件，包括：第一导电类型的衬底；形成在所述衬底上表面区域的第二导电类型的深阱区，所述阱区包括横向连接的第一部分及第二部分，所述第一部分的结深小于第二部分；形成在所述衬底靠近所述深阱区一侧的上表面区域内的第一导电类型的体区；形成在所述深阱区远离所述体区一侧的上表面区域内的第二导电类型的漏区；形成在所述深阱区上表面的场氧化层；形成在所述深阱区内的第一导电类型的降场层。

可以理解，本发明通过形成的所述第一部分的结深小于第二部分，从而让本发明的jfet器件更容易夹断，进而缩小了jfet器件的面积，同时，当漏极加高压时候，所述第一部分更容易被全部耗尽，从而可以提高所述jfet器件的耐压。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。

图1为本发明实施例提出的制作jfet器件的方法的流程示意图；

图2至图8是本发明实施例提出的制作jfet器件的方法的剖面结构示意图；

附图标记说明：1、衬底；2、深阱区；21、第一部分；22、第二部分；21a、第一区域；b、第一掩膜层；22a、第二区域；3、体区；4、漏区；5、场氧化层；611、第三部分；612、第四部分；61、第一层；62、第二层；c、第二掩膜层；7、多晶硅栅极；8、漏极接触区；9、源极接触区；10、体区接触区；11、介质层；12、源极；13、漏极；14、栅极；15、衬底电极。

具体实施方式

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

通常使用两个复杂的制作工艺制造半导体器件：前端制造和后端制造。前端制造包含在半导体晶片的表面上形成多个小片。在晶片上的每个小片包含有源和无源电子元件，所述有源和无源电子元件电连接以形成功能性电路，有源电子元件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子元件，诸如电容器、电感器、电阻器和变压器。产生执行电路功能所必要的电压和电流之间的关系。

通过一系列的工艺步骤，在半导体的表面上形成无源和有源元件，所述工艺步骤包括掺杂、沉积、光刻、刻蚀和平坦化。掺杂通过诸如离子注入或热扩散的技术，将杂质引入半导体材料中。掺杂工艺改变有源器件中的半导体材料的导电率，将半导体材料转换为绝缘体、导体，或者响应于电场或基极电流动态地改变半导体材料的传导率。

有源和无源元件由具有不同电性能的材料的层形成。可通过部分地由被沉积的材料的类型所决定的多种沉积技术来形成这些层。例如，薄膜沉积可包括化学气相沉积、物理气相沉积、电解电镀和非电解电镀工艺。通常图案化每个层以形成有源元件、无源元件或者元件之间的电连接的部分。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

请参阅图1，图1是本发明实施例提出的制作lfet器件的方法的流程示意图，本发明提供一种lfet器件的制作方法，包括：

步骤s01：提供第一导电类型的衬底；

步骤s02：在所述衬底上表面区域形成第二导电类型的深阱区，所述深阱区包括横向连接的第一部分及第二部分，所述第一部分的结深小于第二部分；

步骤s03：在所述衬底靠近所述深阱区一侧的上表面区域内形成第一导电类型的体区以及在所述深阱区远离所述体区一侧的上表面区域内形成第二导电类型的漏区；

步骤s04：在所述深阱区上表面形成场氧化层；

步骤s05：在所述深阱区内形成第一导电类型的降场层。

可以理解，本发明通过形成的所述第一部分的结深小于第二部分，从而让本发明的jfet器件更容易夹断，进而缩小了jfet器件的面积，同时，当漏极加高压时候，所述第一部分更容易被全部耗尽，从而可以提高所述jfet器件的耐压。

下面参照附图，对上述形成所述晶体管的方法加以详细阐述。

为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、p型半导体和n型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成p型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了n型半导体，p型半导体和n型半导体的导电类型不同，在本发明的实施例中，第一导电类型为p型，第二导电类型为n型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子。

请参照附图2，执行步骤s01：提供第一导电类型的衬底；所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，尤其所述衬底1为单晶硅衬底，这是因为硅衬底材料以及其中的单晶硅材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的一些实施例中，所述衬底1为第一导电类型的半导体，所述衬底1可以为在单晶硅中掺杂硼元素或铟元素或镓元素或其中两者的任意组合制成。

请参照附图3及图4，执行步骤s02：在所述衬底1上表面区域形成第二导电类型的深阱区2，所述深阱区2包括横向连接的第一部分21及第二部分22，所述第一部分21的结深小于第二部分22；具体的，在本实施方式中，在所述衬底1上表面区域形成第二导电类型的深阱区2可以具体包括：通过点状注入在所述衬底1上形成第一区域21a；通过面状注入在所述衬底1上形成第二区域；进行高温退火工艺，所述第一区域21a扩散形成第一部分21，所述第二区域扩散形成第二部分22并与所述第一部分21连接。在其他实施方式中，也可以先通过面状注入的方式形成第二区域22a，在通过点状注入的方式形成第一区域21a，当然，所述第一区域21a与所述第二区域22a也可以同时形成，在本实施方式中，通过在所述衬底1表面形成第一掩膜层b，同时进行所述点状注入及面状注入，同时形成所述第一区域21a及第二区域22a。需要说明的是，所述点状注入为插花式注入，即采用点状分布式的第一掩膜层b，在所述衬底1的一侧表面注入形成多个间隔分布的注入子区，所述面状注入指的是在指定区域上未覆盖有第一掩膜层b，以形成完整的一个注入区；经过所述高温退火工艺后，所述第一区域21a的多个注入子区推进并扩散连接在一起，所述第二区域22a的注入区扩散并与所述第一区域21a拼接在一起，进而形成相互连接的第一部分21及第二部分22。可以理解，在进而所述高温退火工艺后，所述第一部分21的结深小于所述第二部分22，杂质浓度也更低。在本发明的一个实施例中，所述点状注入及面状注入的注入元素为磷离子，注入剂量在1e12-1e13/cm2，注入能量在50kev-100kev，推进温度在1200℃-1250℃之间，推进时间在3-40小时之间，可以根据实际器件的耐压要求对推进时间进行调整，耐压要求越高，阱区的结深越深。还需要知道的是，在本发明的一些实施方式中，为了防止扩散后不能融合，所述注入子区的尺寸及间距应小于或等于2um。所述第一区域21a的结深大致等于所述第二区域22a的一半，在本发明的一些实施方式中，所述第一部分21的结深为4-5um，所述第二部分22的结深为8-10um。可以理解，通过所述第一区域21a的结深低于所述第二区域22a的设计，从而让本发明提供的jfet器件更容易夹断，也变相缩小了所述jfet器件的面积，而这实际上是通过版图上的巧妙设计来实现的，因此并未增加工艺成本，并且所述第一区域21a的结的电位受漏极偏压的影响较小，因此形成的jfet器件的性能更好。另外，当漏极加高压时候，所述第一部分21更容易被全部耗尽，从而可以提高jfet器件的耐压，保证jfet耐压做到700v异常，满足主流的ac-dc的应用。

请参照附图5，执行步骤s03：在所述衬底1靠近所述深阱区2一侧的上表面区域内形成第一导电类型的体区3以及在所述深阱区2远离所述体区3一侧的上表面区域内形成第二导电类型的漏区4。需要说明的是，可以先形成所述体区3再形成所述漏区4，也可以先形成所述漏区4在形成所述体区3，所述体区3及漏区4均通过进行光刻、刻蚀和离子注入以及高温推进的方式形成，在本发明的一些实施例中，所述体区3的结深与所述第一部分21的结深大致相同，其中，所述体区3用于避免闩锁效应。在本发明的一些实施例中，所述体区3注入的离子通常为硼离子，注入浓度通常在1e13-2e14之间，推进温度通常在1050℃-1150℃之间，推进时间在1-3小时之间，最终结深在1-4um之间。所述漏区4注入的离子通常为磷离子，注入浓度通常在1e13-2e14之间，推进温度通常在1050℃-1150℃之间，推进时间在1-3小时之间，最终结深在1-4um之间。

请参照附图6，执行步骤s04：在所述深阱区2上表面形成场氧化层5；具体的，形成所述场氧化层5的方法包括干氧氧化、湿氧氧化、水汽氧化、掺氯氧化、氢氧合成氧化等，在本实施方式中优选干氧氧化，氧化温度为800℃-1000℃。在氧化过程中，直接通入氧气进行氧化，通过干氧氧化生成的氧化层结构致密，均匀性和重复性好，对杂质掩蔽能力强，与光刻胶的附着性好等优点。在本发明的一个实施例中，场氧化层5的厚度通常在4000a-8000a左右，用于起到隔离的作用，通过控制氧化的时间和温度控制场氧化层5的厚度并减小鸟嘴效应的产生。需要说明的是，所述体区3位于所述场氧化层5的一侧，所述漏区4位于所述场氧化层5的另一侧，所述场氧化层5两侧的深阱区2的上表面未被所述场氧化层5覆盖。

请参照附图7，执行步骤s05：在所述深阱区2内形成第一导电类型的降场层6。进一步的，所述降场层6包括在间隔分布的第一层61及第二层62，其中，所述第一层61包括第三部分611及第四部分612，所述第三部分611的结深大于所述第四部分612，所述第三部分611的结深与所述第二层62的结深大致相等，所述第三部分611的部分区域从所述深阱区2的一侧延伸进入所述体区3内。可以理解，所述降场层6以所述第二掩膜层c为掩膜，进行离子注入工艺形成，由于所述场氧化层5两侧部分深阱区2区域未被所述场氧化层5阻挡，因此在进行光刻及注入工艺形成所述降场层6的过程中，所述降场层6上方没有被所述场氧化层5覆盖的第三部分611的结深大于所述第四部分612及第二层62的结深。在本发明的一些实施方式中，所述第二层62大致位于所述所述第二区域22a结深的一半，使得所述第二层62上下部分的电荷一起被耗尽，上方和下方同时被夹断，可以改善jfet器件的性能。同时，所述第一层61的第三部分611延伸进入所述体区3，与所述体区3短接。工作时，所述体区3与所述第一层61都接地，而源极12接正电位，所述降场层6与所述第一区域21a反偏，使得所述第一区域21a加速耗尽，获得更低的夹断电压。

请参阅图8，进一步的，所述方法还包括：在所述场氧化层5上表面形成多晶硅栅极7；在所述漏区4表面形成漏极接触区8；在靠近所述场氧化层5远离所述漏区4的一端的深阱区2表面形成源极接触区9；在所述体区3表面形成体区接触区10；在所述场氧化层5、多晶硅栅极及未被所述场氧化层5覆盖的衬底1表面形成介质层11；在所述介质层11上形成接触孔；在所述介质层11上形成正面金属层，所述正面金属层包括源极12、漏极13、栅极14和衬底电极15，所述源极12通过所述接触孔与所述源极接触区8连接，所述漏极13通过所述接触孔与所述漏极接触区8连接，所述栅极14通过接触孔与所述多晶硅栅极7连接，所述衬底电极13通过所述接触孔与所述体区接触区10连接。上述工艺均为传统技术工艺，在此不再一一赘述。进一步的，所述多晶硅栅极位于所述第一层61的上方且连接所述栅极金属进而形成金属场板，所述金属场板延伸到所述第二层62的一侧的上方，可以有效降低第一层61处的表面电场。所述漏极金属延伸到所述第二层62的另一侧上方，可以降低所述漏区4处的表面电场，因此，所述栅极14与所述漏极13可以有效降低器件的表面峰值电场，提升器件的整体耐压到700v以上。

请继续参阅附图8，本发明实施例提供一种jfet器件，包括：

第一导电类型的衬底1；

形成在所述衬底1上表面区域的第二导电类型的深阱区2，所述阱区包括横向连接的第一部分21及第二部分22，所述第一部分21的结深小于第二部分22；

形成在所述衬底1靠近所述深阱区2一侧的上表面区域内的第一导电类型的体区3；

形成在所述深阱区2远离所述体区3一侧的上表面区域内的第二导电类型的漏区4；

形成在所述深阱区2上表面的场氧化层5；

形成在所述深阱区2内的第一导电类型的降场层6。

可以理解，本发明通过形成的所述第一部分21的结深小于第二部分22，从而让本发明的jfet器件更容易夹断，进而缩小了jfet器件的面积，同时，当漏极加高压时候，所述第一部分21更容易被全部耗尽，从而可以提高所述jfet器件的耐压。

进一步地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，尤其所述衬底1为单晶硅衬底，这是因为硅衬底材料以及其中的单晶硅材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的一些实施例中，所述衬底1为第一导电类型的半导体，所述衬底1可以为在单晶硅中掺杂硼元素或铟元素或镓元素或其中两者的任意组合制成。

进一步地，在本发明的一些实施方式中，为了防止扩散后不能融合，所述注入子区的尺寸及间距应小于或等于2um。所述第一区域21a的结深大致等于所述第二区域22a的一半，在本发明的一些实施方式中，所述第一部分21的结深为4-5um，所述第二部分22的结深为8-10um。可以理解，通过所述第一区域21a的结深低于所述第二区域22a的设计，从而让本发明提供的jfet器件更容易夹断，也变相缩小了所述jfet器件的面积，而这实际上是通过版图上的巧妙设计来实现的，因此并未增加工艺成本，并且所述第一区域21a的结的电位受漏极偏压的影响较小，因此形成的jfet器件的性能更好。另外，当漏极加高压时候，所述第一部分21更容易被全部耗尽，从而可以提高jfet器件的耐压，保证jfet耐压做到700v异常，满足主流的ac-dc的应用。

进一步地，所述体区3及漏区4均通过进行光刻、刻蚀和离子注入以及高温推进的方式形成，在本发明的一些实施例中，所述体区3的结深与所述第一部分21的结深大致相同，其中，所述体区3用于避免闩锁效应。在本发明的一些实施例中，所述体区3注入的离子通常为硼离子，注入浓度通常在1e13-2e14之间，推进温度通常在1050℃-1150℃之间，推进时间在1-3小时之间，最终结深在1-4um之间。所述漏区4注入的离子通常为磷离子，注入浓度通常在1e13-2e14之间，推进温度通常在1050℃-1150℃之间，推进时间在1-3小时之间，最终结深在1-4um之间。

进一步地，形成所述场氧化层5的方法包括干氧氧化、湿氧氧化、水汽氧化、掺氯氧化、氢氧合成氧化等，在本实施方式中优选干氧氧化，氧化温度为800℃-1000℃。在氧化过程中，直接通入氧气进行氧化，通过干氧氧化生成的氧化层结构致密，均匀性和重复性好，对杂质掩蔽能力强，与光刻胶的附着性好等优点。在本发明的一个实施例中，场氧化层5的厚度通常在4000a-8000a左右，用于起到隔离的作用，通过控制氧化的时间和温度控制场氧化层5的厚度并减小鸟嘴效应的产生。需要说明的是，所述体区3位于所述场氧化层5的一侧，所述漏区4位于所述场氧化层5的另一侧，所述场氧化层5两侧的深阱区2的上表面未被所述场氧化层5覆盖。

进一步的，所述降场层6包括在间隔分布的第一层61及第二层62，其中，所述第一层61包括第三部分611及第四部分612，所述第三部分611的结深大于所述第四部分612，所述第三部分611的结深与所述第二层62的结深大致相等，所述第三部分611的部分区域从所述深阱区2的一侧延伸进入所述体区3内。可以理解，由于所述场氧化层5两侧部分深阱区2区域未被所述场氧化层5阻挡，因此再形成所述降场层6的过程中，上方没有被所述场氧化层5覆盖的第三部分611的结深大于所述第四部分612及第二层62的结深。在本发明的一些实施方式中，所述第二层62大致位于所述所述第二区域22a结深的一半，使得所述第二层62上下部分的电荷一起被耗尽，上方和下方同时被夹断，可以改善jfet器件的性能。同时，所述第一层61的第三部分611延伸进入所述体区3，与所述体区3短接。工作时，所述体区3与所述第一层61都接地，而源极接正电位，所述降场层6与所述第一区域21a反偏，使得所述第一区域21a加速耗尽，获得更低的夹断电压。

进一步的，所述jfet器件还包括：形成在所述场氧化层5上表面的多晶硅栅极7；形成在所述漏区4表面的漏极接触区8；形成在靠近所述场氧化层5远离所述漏区4的一端的深阱区2表面的源极接触区8；形成在所述体区3表面的体区接触区10。形成在所述场氧化层5、多晶硅栅极7及未被所述场氧化层5覆盖的衬底1表面形成介质层11；形成在所述介质层11上的接触孔；形成在所述介质层上的正面金属层，所述正面金属层包括源极12、漏极13、栅极14和衬底电极15，所述源极12通过所述接触孔与所述源极接触区8连接，所述漏极13通过所述接触孔与所述漏极接触区8连接，所述栅极14通过所述接触孔与所述多晶硅栅极7连接，所述衬底电极15通过所述接触孔与所述体区接触区10连接。进一步的，所述多晶硅栅极7位于所述第一层61的上方且连接所述栅极14金属进而形成金属场板，所述金属场板延伸到所述第二层62的一侧的上方，可以有效降低第一层61处的表面电场。所述漏极13金属延伸到所述第二层62的另一侧上方，可以降低所述漏区4处的表面电场，因此，所述栅极14与所述漏极13可以有效降低器件的表面峰值电场，提升器件的整体耐压到700v以上。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。