抗辐射功率MOSFET的工艺制备方法与流程

本发明涉及与适用于空间或者航空航天应用的vdmos产品相关领域，特别涉及一种抗辐射功率mosfet的工艺制备方法。

背景技术：

目前电力电子设备中大量使用纵向双扩散金属氧化物场效应晶体管(vdmosfet)，功率mosfet在开关速度、输入阻抗、频率特性和跨导线性等方面具备明显优势，广泛应用于各种电压和电流等级的高频开关电源或转换器之上，并且其具备的负温度系数和宽安全工作区等性能优势凸显。在空间功率电子系统领域，诸如通讯卫星、气象卫星、gps（全球定位系统）以及地球观察卫星上，功率mosfet因其高的开关速度、低的导通损耗、小的空间占用，而更得到广泛应用。

工作在外太空的mosfet器件，除了要满足常规的基本电学参数要求外，还要具备长期承受太空中各种电离辐射、高能粒子与宇宙射线等的抗辐射能力。功率mosfet器件的阈值电压（vth）、击穿电压（bvdss）、漏电流（idss）、跨导（gm）和导通电阻（rdson）等都受此类电离辐射的影响，应用于航空航天领域的器件，都应具备抗总剂量辐射（tid）和抗单粒子效应（see）等能力。适合于这种应用环境的功率mosfet应该通过设计和制造工艺进行“抗辐射加固(radiationhardened)”。

在空间环境应用中的vdmos器件，单粒子效应成为其在大量重离子空间环境中使用的主要限制，单粒子效应主要包括单粒子烧毁（seb）和单粒子栅穿（segr）。重离子入射的影响如图1，对单粒子烧毁研究发现，一个高能量离子01在半导体内沿着其入射路径产生电荷“鞘”，如果vdmos器件的漏极偏压超过某一个值，电子03-空穴02对密度增加，导致电流密度超过10⁴a/cm²，空穴02会不断驱动到n-沟mosfet的表面和vdmos器件源层的下面，很容易产生一个接近或者超过0.7v的压降，从而开启寄生存在的诱生双极晶体管进入二次击穿，电源的整个能量会聚集在芯片上该工作模式开始的地方，温度会剧烈增加直至烧毁。单粒子栅穿，是指在功率mosfet中，重离子穿过栅介质层后，导致在栅介质层05中形成导电路径的破坏性的烧毁。造成单粒子栅穿的机理有两个：一是沿高能重离子入射形成的等离子体丝流对栅介质造成的局部损伤；二是栅漏重叠区si/sio2界面的空穴02积累。重离子从栅介质层05处入射时，考虑到栅上偏压的存在，重离子在硅中产生的电子03-空穴02对，在电场作用下向不同方向漂移，空穴02迅速向栅极漂移，并在栅与体硅交接的si-sio2界面处累积，造成界面处的电势增加，进而使栅介质层05两侧的电势差也随之增加，当电场强度超过栅介质层05发生击穿效应的临界场强时，栅介质层05出现击穿。增加栅的厚度可以改善器件的单粒子栅穿效应，但栅厚度的增加不利于器件的抗总剂量辐射（tid）性能，需要综合考虑改善栅的质量和性能，提高器件抗单粒子栅穿（segr）能力。

功率mosfet抗电离辐射能力，很大部分受器件栅的影响。栅介质层05质量和性能、栅与体硅界面质量等较差时，体现在能带结构上则是禁带中引入更多的能级和界面态，在单粒子辐射环境下，更容易发生跃迁而使栅击穿。研究发现，栅经历的热过程越多，受制于温度和环境气流等氛围的影响，栅介质层05内部结构的整体性会变差，氧化物陷阱电荷密度增加，高能粒子穿过时等离子体丝流及局部损伤也越大；同时界面处si-sio2晶格失配、悬挂键、热应力、杂质原子等导致的界面态和陷阱电荷04也越多，也就更易于捕获空穴02等造成电荷积累，进而更易于产生栅的击穿。

技术实现要素：

为了解决现有技术的问题，本发明实施例提供了一种抗辐射功率mosfet的工艺制备方法。所述技术方案如下：

第一方面，提供了一种抗辐射功率mosfet的工艺制备方法，所述方法包括：

氧化具有硅基外延材料的圆晶片的有源区的第一区域形成二氧化硅掩蔽层，对所述二氧化硅掩蔽层选择性蚀刻后通过硼离子注入形成p+型p阱；

氧化所述圆晶片的有源区的第二区域的表面形成二氧化硅掩蔽层，对所述二氧化硅掩蔽层选择性蚀刻后通过磷离子注入形成n型jfet区；

在所述圆晶片表面涂覆光刻胶并进行选择性曝光产生图形窗口，通过硼离子注入形成p型p阱；

在所述圆晶片表面涂覆光刻胶并进行选择性曝光产生图形窗口，通过砷和磷离子注入形成n型source；

清洗所述圆晶片表面，并对清洗后的所述圆晶片表面进行热氧化生成二氧化硅作为栅介质层；

对所述圆晶片进行多晶硅淀积，对所述多晶硅进行磷离子注入，经过对所述多晶硅的光刻和蚀刻后形成多晶硅栅；

介质淀积和电极层制备，生成层间介质层和电极引出层。

可选的，所述对所述二氧化硅掩蔽层选择性蚀刻后通过硼离子注入形成p+型p阱，包括：

注入元素为硼b离子，注入b离子的离子束能量范围为40kev至100kev，注入的b离子的剂量范围为1.2*10¹⁴cm^-3至1.2*10¹⁶cm^-3，得到所述p+型p阱。

可选的，所述对所述二氧化硅掩蔽层选择性蚀刻后通过磷离子注入形成n型jfet区，包括;

注入元素为磷p离子，注入p离子的离子束能量范围为60kev至120kev，注入的p离子的剂量范围为0.8*10¹¹cm^-3至1*10¹³cm^-3，得到所述n型jfet区。

可选的，所述通过离子注入形成p型p阱，包括：

注入元素为硼b离子，注入b离子的离子束能量范围为40kev至110kev，注入的b离子的剂量范围为2*10¹³cm^-3至2*10¹⁵cm^-3，随后进行p阱退火推结，退火时间范围为50min至200min之间，得到所述p型p阱。

可选的，所述通过砷和磷离子注入形成n型source，包括：

注入元素一为砷as离子、注入元素二为磷p离子，形成所述n型source。

可选的，注入as离子的离子束能量范围为70kev至160kev，注入的as离子的剂量范围为1*10¹⁵cm^-3至1*10¹⁷cm^-3。

可选的，注入p离子的离子束能量范围为50kev至120kev，注入的p离子的剂量范围为7*10¹⁴cm^-3至7*10¹⁶cm^-3。

可选的，所述并对清洗后的所述圆晶片表面进行热氧化生成二氧化硅作为栅介质层，包括：

在高温扩散炉管中氧化气氛下实现，氧化过程使用的温度范围为750℃至1050℃，形成的二氧化硅栅介质层厚度为500埃至1500埃。

可选的，所述对所述晶圆片表面进行多晶硅（poly-si）淀积，并对多晶硅进行磷离子注入，包括：

注入元素为磷p离子，注入p离子的离子束能量范围为30kev至80kev，注入的p离子的剂量范围为1*10¹⁵cm^-3至1*10¹⁷cm^-3。

可选的，所述生成层间介质层，包括：

通过teos掺硼b掺磷p分解淀积的方式形成所述层间介质层，所述层间介质层的厚度为0.5um至1.5um。

可选的，所述生成电极引出层，包括：

通过溅射方式获得铝al硅si铜cu合金介质膜作为电极引出层，所述电极引出层的厚度为2um至4um。

本发明实施例提供的技术方案带来的有益效果是：

上述制备方法通过将栅介质层制备过程后置到有源区、jfet、p阱、source制备完成后，在栅介质层制备完成后，不再进行其他高温过程，进而避免其他高温制备过程中反复升降温的冲击和高温时间的累积，降低高温和氛围对栅介质层质量的影响。另外，上述制备方法与通常工艺制备方法得到的栅介质层相比，栅介质层内部结构整体性更好，悬挂键与陷阱电荷密度低，栅介质层与其下体硅的si-sio2界面处界面态密度小，不易造成电荷积累，提高了栅介质层辐射环境下的耐击穿性能，增强了此类功率mosfet的抗辐射能力。本发明实施例提供的技术方案，流程简便、操作简单，可以经济地实现。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例中提供的重离子入射的示意图。

图2是本发明一个实施例中提供的抗辐射功率mosfet的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本实施例提供了一种抗辐射功率mosfet的工艺制备方法，并且，请参考图2，其示出了该方法制备得到的mosfet的结构示意图，结合图2，该方法包括：

第一，氧化具有硅基外延材料101的圆晶片的有源区的第一区域形成二氧化硅掩蔽层，对所述二氧化硅掩蔽层选择性蚀刻后通过硼离子注入形成p+型p阱。

其中，注入的离子为硼b离子，注入b离子的离子束能量范围为40kev至100kev，注入的b离子的剂量范围为1.2*10¹⁴cm^-3至1.2*10¹⁶cm^-3。第一区域为圆晶片的有源区的一部分区域，对此并不做限定。

第二，氧化所述圆晶片的有源区的第二区域的表面形成二氧化硅掩蔽层，对所述二氧化硅掩蔽层选择性蚀刻后通过磷离子注入形成n型jfet区。

注入的离子为磷p离子，注入p离子的离子束能量范围为60kev至120kev，注入的p离子的剂量范围为0.8*10¹¹cm^-3至1*10¹³cm^-3，得到所述n型jfet区。

第三，在所述圆晶片表面涂覆光刻胶并进行选择性曝光产生图形窗口，通过硼离子注入形成p型p阱。

注入的离子为b离子，注入b离子的离子束能量范围为40kev至110kev，注入的b离子的剂量范围为2*10¹³cm^-3至2*10¹⁵cm^-3，随后进行p阱退火推结，退火时间范围为50min至200min之间。

另外，以上所说的p+型p阱和p型p阱共同组成图2中的p阱102。

第四，在所述圆晶片表面涂覆光刻胶并进行选择性曝光产生图形窗口，通过砷和磷离子注入形成n型source103。

实际实现时，在形成n型source103的过程中，可以注入砷as离子以及磷p离子。并且，注入as离子的离子束能量范围为70kev至160kev，注入的as离子的剂量范围为1*10¹⁵cm^-3至1*10¹⁷cm^-3，注入p离子的离子束能量范围为50kev至120kev，注入的p离子的剂量范围为7*10¹⁴cm^-3至7*10¹⁶cm^-3。

第五，清洗所述圆晶片表面，并对清洗后的所述圆晶片表面进行热氧化生成二氧化硅作为栅介质层104。

热氧化的生成过程包括：在高温扩散炉管中氧化气氛下实现，氧化过程使用的温度范围为750℃至1050℃，形成的二氧化硅栅介质层厚度为500埃至1500埃。

通常的mosfet栅介质层104制备在整个流程中的前半段，也即放置在jfet区与p阱之间甚至还要靠前；本方法中的栅介质层104的制备过程后置到了整个流程的后半段，也即栅介质层104的制备过程在有源区、p+环、jfet区、p阱、source等制备完成之后；本方法栅介质层制备完成后，不再有其他高温过程，可以减少栅介质层104制备完成后、其他制程中的高温过程反复升降温的冲击和高温时间的累积，降低高温和氛围对栅介质层104的影响。与通常工艺制备方法得到的栅介质层相比，栅介质层104内部结构整体性更好，悬挂键与陷阱电荷密度低，si-sio2界面处界面态密度小，不易造成电荷积累，提高了栅介质层耐击穿性能，增强了此类功率mosfet的抗辐射能力。

第六，对所述圆晶片进行多晶硅淀积，对所述多晶硅进行磷离子注入，经过对所述多晶硅的光刻和蚀刻后形成多晶硅栅105。

其中，注入的离子为p离子，注入p离子的离子束能量范围为30kev至80kev，注入的p离子的剂量范围为1*10¹⁵cm^-3至1*10¹⁷cm^-3。

第七，介质淀积和电极层制备，生成层间介质层106和电极引出层107。

可选的，所述生成层间介质层，包括：

通过teos掺硼b掺磷p分解淀积的方式形成所述层间介质层，所述层间介质层的厚度为0.5um至1.5um。

所述生成电极引出层，包括：

通过溅射方式获得铝al硅si铜cu合金介质膜作为电极引出层，所述电极引出层的厚度为2um至4um。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。