半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

化学机械研磨(chemicalmechanicalplanarization，cmp)是一种全局表面平坦化技术，在半导体制造过程中用于减小位于晶圆上膜层的厚度变化和表面形貌的影响。由于cmp工艺可精确并均匀地把位于晶圆上的膜层研磨为需要的厚度和平坦度，已经成为半导体制造过程中应用最广泛的一种表面平坦化技术。

cmp涵盖多种工艺对象，包括用于层间绝缘的介质层(例如：氧化硅)、用于起到电连接作用的金属层(例如：铝、铜、钨)、用于防止金属扩散的屏蔽金属(barriermetal)层(例如：钽、氮化钽、钛)以及用于形成沟槽型电容器的多晶硅等。

半导体制造工艺中，对于后段(backendofline，beol)工艺而言，具有平坦的层间介电(interlayerdielectrics，ild)层是非常重要的，因此，针对层间介质层的cmp制程对器件性能具有较大影响。

技术实现要素：

本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善器件性能和性能均一性。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构包括多晶硅栅极层；在所述栅极结构露出的基底上形成初始层间介质层，所述初始层间介质层凸出于所述栅极结构顶部且露出所述栅极结构顶部；采用氧化铈基研磨液，并以所述多晶硅栅极层顶部为停止位置，对所述初始层间介质层进行第一研磨处理，去除高于所述栅极结构顶部的所述初始层间介质层，剩余所述初始层间介质层作为层间介质层。

可选的，形成所述初始层间介质层之后，在所述第一研磨处理之前，还包括：形成覆盖所述栅极结构和初始层间介质层的牺牲介质层。

可选的，在所述第一研磨处理后，采用氧化硅基研磨液，对所述层间介质层和栅极结构进行第二研磨处理至预设时间。

可选的，所述牺牲介质层的硬度大于所述初始层间介质层的硬度。

可选的，所述牺牲介质层包括正硅酸乙酯层或高密度等离子体氧化层。

可选的，所述牺牲介质层的厚度为至

可选的，形成所述牺牲介质层的工艺为高密度等离子体化学气相沉积工艺。

可选的，所述第一研磨处理对所述初始层间介质层和多晶硅栅极层的研磨选择比大于100:1。

可选的，所述第一研磨处理的参数包括：下压力为1psi至3psi，基座转速为63rpm至93rpm。

可选的，所述第二研磨处理对所述层间介质层和多晶硅栅极层的研磨选择比小于50:1。

可选的，所述第二研磨处理的参数包括：下压力为1psi至3psi，基座转速为63rpm至93rpm。

可选的，所述初始介质层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。

可选的，所述提供基底的步骤中，所述栅极结构顶部形成有栅极掩膜层；形成所述初始层间介质层的步骤包括：在所述栅极结构露出的基底上形成介质层材料层，所述介质层材料层覆盖所述栅极掩膜层顶部；通过平坦化工艺，去除高于所述栅极掩膜层顶部的介质材料层，剩余所述介质材料层作为所述初始层间介质层；形成所述初始层间介质层之后，在所述第一研磨处理之前，还包括：去除所述栅极掩膜层。

相应的，本发明实施例还提供一种采用前述形成方法所形成的半导体结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例采用氧化铈基研磨液(ceriabasedslurry)，并以多晶硅栅极层顶部为停止位置，对所述初始层间介质层进行第一研磨处理，去除高于所述栅极结构顶部的所述初始层间介质层，剩余所述初始层间介质层作为层间介质层；基于多晶硅自身的化学性质，多晶硅栅极层材料中的硅离子会和氧化铈基研磨液中的研磨粒子相结合，这相当于在多晶硅栅极层表面形成了保护膜，使得氧化铈基研磨液对层间介质层材料(例如：氧化硅、氮化硅等)和多晶硅具有高研磨选择比，这有利于保证所述多晶硅栅极层顶部能够作为该第一研磨处理的停止位置，减小所述第一研磨处理对所述多晶硅栅极层的损耗，从而提高所述栅极结构的高度均一性以及所述层间介质层的顶面平坦度，进而改善器件性能和性能均一性。

可选方案中，形成所述初始层间介质层之后，在所述第一研磨处理之前，还包括：形成覆盖所述栅极结构和初始层间介质层的牺牲介质层，所述牺牲介质层用于为所述第一研磨处理提供足够的研磨量，这有利于提高所形成层间介质层的顶面平坦度，同时，进一步减小第一研磨处理对多晶硅栅极层的损耗。

可选方案中，在所述第一研磨处理后，还包括：采用氧化硅基研磨液(silicabasedslurry)，对所述层间介质层和栅极结构进行第二研磨处理至预设时间，通过该第二研磨处理，有利于改善划伤(scratch)缺陷。

附图说明

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；

图4至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前，形成层间介质层的cmp制程容易导致器件性能以及性能均一性下降。现结合一种半导体结构的形成方法分析其性能下降的原因。

参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底10，基底10上形成有栅极结构20，所述栅极结构20包括多晶硅栅极层(未标示)，所述栅极结构20顶部形成有栅极掩膜层25。

继续参考图1，在栅极结构20露出的基底10上形成介质材料层(图未示)，所述介质材料层覆盖栅极掩膜层25顶部；对所述介质材料层进行平坦化处理，去除高于所述栅极掩膜层25顶介质材料层，剩余介质材料层作为初始层间介质层35。

参考图2，去除所述栅极掩膜层25(如图1所示)。

参考图3，去除所述栅极掩膜层25(如图1所示)后，对所述初始层间介质层35(如图2所示)进行研磨处理，去除高于所述栅极结构20顶部的初始层间介质层35，剩余初始层间介质层35作为层间介质层30。

该研磨处理的步骤用于去除高于栅极结构20顶部的初始层间介质层35，并提高层间介质层30的顶面平坦度。目前，通常采用氧化硅基研磨液进行该研磨处理，以改善缺陷(defect)问题。

经研究发现，氧化硅基研磨对氧化硅和多晶硅的研磨选择比较低，在对所述初始层间介质层35进行研磨的过程中，还会对所述栅极结构20中的多晶硅栅极层进行研磨，导致栅极结构20的高度下降。

而且，在图形密集度(patterndensity)的影响下，例如，所述栅极结构20具有不同宽度尺寸和间隔(space)，该研磨处理对栅极结构20的去除速率均一性较低，从而导致栅极结构20的高度均一性变差，且层间介质层30的顶面平坦度也较差，其顶面最高点至最低点的高度差h(如图3所示)较大，上述因素均导致器件性能以及性能均一性的下降。

为了解决所述技术问题，本发明实施例采用氧化铈基研磨液进行第一研磨处理，去除高于栅极结构顶部的初始层间介质层，剩余初始层间介质层作为层间介质层；氧化铈基研磨液对层间介质层材料(例如：氧化硅、氮化硅等)和多晶硅具有高研磨选择比，这有利于保证所述多晶硅栅极层顶部能够作为该第一研磨处理的停止位置，减小所述第一研磨处理对所述多晶硅栅极层的损耗，从而提高所述栅极结构的高度均一性以及所述层间介质层的顶面平坦度，进而改善器件性能以及性能均一性。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图4，提供基底100，所述基底100上形成有栅极结构200，所述栅极结构200包括多晶硅栅极层。

所述基底100用于为后续制程提供工艺平台。

本实施例中，以所形成的器件为平面晶体管为例，所述基底100为衬底。

具体地，所述衬底的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

在其他实施例中，所形成的器件还可以为鳍式场效应晶体管，所述基底相应包括衬底以及凸出于所述衬底的鳍部。

本实施例中，所述栅极结构200为多晶硅(polygate)栅结构，所述栅极结构200包括多晶硅栅极层。

具体地，以所述栅极结构200为单层结构为例，所述栅极结构200仅包括所述多晶硅栅极层，即所述栅极结构200的材料为多晶硅。

在其他实施例中，所述栅极结构还可以为叠层结构，包括栅氧化层以及位于所述栅氧化层上的多晶硅栅极层；其中，栅氧化层的材料可以为氧化硅或氮氧化硅。

本实施例中，所述栅极结构200顶部形成有栅极掩膜层250。

所述栅极掩膜层用于作为形成所述栅极结构200的掩膜，还用于在后续工艺中对所述栅极结构200顶部起到保护作用。

本实施例中，所述栅极掩膜层250的材料为氮化硅。

继续参考图4，并结合参考图5，在所述栅极结构200露出的基底100上形成初始层间介质层350，所述初始层间介质层350凸出于所述栅极结构200顶部且露出所述栅极结构200顶部。

所述初始层间介质层350用于为后续形成层间介质层提供工艺基础。其中，所述层间介质层用于实现相邻器件之间的电隔离。

为此，所述初始层间介质层350的材料为绝缘材料。本实施例中，所述初始层间介质层350的材料为氧化硅。在其他实施例中，其材料还可以为氮化硅或氮氧化硅等其他介质材料。

具体地，如图4所示，形成所述初始层间介质层350的步骤包括：在所述栅极结构200露出的基底100上形成介质层材料层(图未示)，所述介质层材料层覆盖所述栅极掩膜层250顶部；通过平坦化工艺，去除高于所述栅极掩膜层250顶部的介质材料层，剩余所述介质材料层作为所述初始层间介质层350。

本实施例中，所述平坦化工艺为化学机械研磨工艺。在其他实施例中，所述平坦化工艺还可以包括依次进行的回刻(etchback)工艺和化学机械研磨工艺。其中，在所述化学机械研磨工艺的步骤中，采用终点检测(epd)的方式，以所述栅极掩膜层250顶部作为研磨停止位置。

如图5所示，形成所述初始层间介质层350后，还包括：去除所述栅极掩膜层250(如图4所示)。

通过去除所述栅极掩膜层250，为后续去除高于栅极结构200顶部的初始层间介质层350做好工艺准备。

本实施例中，采用湿法刻蚀工艺去除所述栅极掩膜层250。具体地，所述栅极掩膜层250的材料为氮化硅，湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。

需要说明的是，氧化硅较为松软，因此，通过化学机械研磨工艺形成所述初始层间介质层350后，所述初始层间介质层350顶面容易出现碟陷(dishing)问题，且所述初始层间介质层350的顶面平坦度较低，其顶面最高点至最低点的高度差h1(如图5所示)较大。而且，在所述栅极结构200的不同图形密集度的影响下，加剧了平坦化处理的负载效应(loadingeffect)，进一步降低了所述初始层间介质层350的顶面平坦度。

结合参考图6和图7，采用氧化铈基研磨液，并以所述栅极结构200中的多晶硅栅极层(未标示)顶部为停止位置，对所述初始层间介质层350(如图6所示)进行第一研磨处理，去除高于所述栅极结构200顶部的所述初始层间介质层350，剩余所述初始层间介质层350作为层间介质层300(如图7所示)。

本实施例中，所述初始层间介质层350的材料为氧化硅，所述层间介质层300的材料相应为氧化硅。在其他实施例中，层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

本实施例中，在所述第一研磨处理的步骤中，采用终点检测的方式，以所述栅极结构200顶部作为研磨停止位置。基于多晶硅自身的化学性质，多晶硅栅极层材料中的硅离子会和氧化铈基研磨液中研磨粒子相结合，这相当于在多晶硅栅极层表面形成了保护膜，使得氧化铈基研磨液对层间介质层材料和多晶硅具有高研磨选择比，因此，所述第一研磨处理对多晶硅的去除速率(removerate，rr)较低，这有利于保证所述栅极结构200中的多晶硅栅极层顶部能够作为该第一研磨处理的停止位置，减小该第一研磨处理对所述多晶硅栅极层的损耗，从而提高所述栅极结构200的高度均一性以及所述层间介质层300的顶面平坦度，进而改善器件性能以及性能均一性。

如图7所示，与进行第一研磨处理之前的初始层间介质层350相比，在所述第一研磨处理后，所述层间介质层300顶面最高点至最低点的高度差h2减小，且所述栅极结构200的高度均一性较高。

其中，氧化铈基研磨液指的是：所述研磨液中的研磨颗粒包括氧化铈；研磨选择比指的是：层间介质层材料和多晶硅的去除速率的比值。

本实施例中，所述第一研磨处理对所述初始层间介质层350和多晶硅栅极层的研磨选择比大于100:1，从而有效降低多晶硅栅极层在第一研磨处理中发生过多损耗的概率。例如，所述第一研磨处理对所述初始层间介质层350和多晶硅栅极层的研磨选择比大于100:1且小于130:1。

在所述第一研磨处理的过程中，下压力(downforce)不宜过小，也不宜过大。如果下压力过小，则容易导致所述第一研磨处理对初始层间介质层350的去除速率过低，从而降低研磨效率，且还容易降低所形成层间介质层300的顶面平坦度；如果下压力过大，则容易对栅极结构200中的多晶硅栅极层造成损耗，从而导致栅极结构200的高度以及高度均一性下降。为此，本实施例中，为了保证对初始层间介质层350的去除效果，同时，降低所述栅极结构200高度以及高度均一性下降的概率，所述第一研磨处理的下压力为1psi至3psi。其中，psi指的是磅每平方英寸(poundspersquareinch)。

在所述第一研磨处理的过程中，基座转速(platenspeed)不宜过小，也不宜过大。如果转速过小，为了保障所述第一研磨处理对初始层间介质层350的去除效果，相应会导致研磨效率的下降；如果转速过大，则容易导致第一研磨处理的研磨速率均一性变差，不利于提高层间介质层300的顶面平坦度，甚至当部分区域的栅极结构200过早地暴露时，为了保障对所述初始层间介质层350的去除效果，相应会导致部分区域的多晶硅栅极层发生损耗，最终影响栅极结构200的高度以及高度均一性。为此，本实施例中，基座转速为63rpm至93rpm。其中，rpm指的是转数每分钟(roungperminute)。

其中，基于生产需求，并根据下压力和基座转速的设定，合理设定氧化铈基研磨液的流速。本实施例中，氧化铈基研磨液的流速为200ml/min至400ml/min。

结合参考图6，需要说明的是，形成所述初始层间介质层350之后，在所述第一研磨处理之前，还包括：形成覆盖所述栅极结构200和初始层间介质层350的牺牲介质层400。

所述牺牲介质层400用于为所述第一研磨处理提供足够的研磨量，这有利于提高后续所形成层间介质层的顶面平坦度，同时，进一步减小第一研磨处理对多晶硅栅极层(未标示)的损耗。

因此，所述牺牲介质层400的材料为介电材料，以提高所述牺牲介质层400与初始层间介质层350的工艺兼容性，并保证所述第一研磨处理均能对所述牺牲介质层400和初始层间介质层350进行研磨。

本实施例中，所述牺牲介质层400的硬度大于所述初始层间介质层350的硬度。

所述牺牲介质层400的硬度较大，在所述第一研磨处理过程中，与初始层间介质层350相比，牺牲介质层400的去除速率较慢，这有利于改善所述牺牲介质层400的碟陷问题，从而进一步提高后续层间介质层的顶面平坦度。

为此，本实施例中，所述牺牲介质层400可以包括正硅酸乙酯(teos)层或高密度等离子体氧化(hdpoxide)层。在其他实施例中，所述牺牲介质层还可以为其他介电层，例如：等离子体增强氧化(plasmaenhancedoxide，peox)层。

其中，所述牺牲介质层400的厚度不宜过小，也不宜过大。如果其厚度过小，则容易导致提高后续层间介质层顶面平坦度的效果不明显；如果其厚度过大，形成所述牺牲介质层400的时间以及第一研磨处理的时间相应变长，从而导致成本和时间的浪费。为此，本实施例中，所述牺牲介质层400的厚度为至例如

本实施例中，形成所述牺牲介质层400的工艺为高密度等离子体(highdensityplasma，hdp)化学气相沉积工艺。通过选用该工艺，提高了所述牺牲介质层400的致密度，从而提高后续层间介质层顶面平坦度，改善碟陷的问题。在其他实施例中，其形成工艺还可以为可流动化学气相沉积(flowablechemicalvapordeposition，fcvd)或等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition，pecvd)等其他化学气相沉积工艺。

结合参考图8，还需要说明的是，在所述第一研磨处理后，采用氧化硅基研磨液，对所述层间介质层300和栅极结构200进行第二研磨处理至预设时间。

所述第二研磨处理用于改善所述层间介质层300和栅极结构200表面的缺陷(例如：划伤缺陷)。

氧化硅基研磨液对层间介质层300材料和多晶硅的研磨选择比通常较低，这有利于提高所述层间介质层300和栅极结构200的整体高度均一性；而且，当所述第一研磨处理后，所述栅极结构200的高度大于预设值时，通过该第二研磨处理，还能够使所述栅极结构200的高度在工艺接受范围内。

为此，本实施例中，所述第二研磨处理对所述层间介质层300和多晶硅栅极层的研磨选择比小于50:1，以保证较佳的研磨效果。

本实施例中，通过apc(autoprocesscontrol)的方式进行所述第二研磨处理，直至所述第二研磨处理的工艺时间达到预设时间。

因此，在进行所述第二研磨处理之前，需对所述栅极结构200的高度进行测量，并根据所述第二研磨处理的研磨速率、以及所述栅极结构200的预设高度范围，确认为了使所述栅极结构200的高度在工艺接受范围内，所述第二研磨处理所需的时间，并综合考虑划伤缺陷的改善效果、以及栅极结构200和层间介质层300的顶面平坦度，合理设定该预设时间。

在所述第二研磨处理的过程中，下压力不宜过小，也不宜过大。如果下压力过小，则所述第二研磨处理的研磨速率降低，在预设时间一定的情况下，该第二研磨处理的效果相应下降；如果下压力过大，则容易导致研磨速率过快，不利于提高所述栅极结构200的高度均一性、所述层间介质层300的顶面平坦度、以及所述栅极结构200和层间介质层300的整体高度均一性。为此，本实施例中，所述第二研磨处理的下压力为1psi至3psi。

在所述第二研磨处理的过程中，基座转速不宜过小，也不宜过大。如果转速过小，容易导致第二研磨处理用于改善缺陷问题的效果变差，且研磨效率过低；如果转速过大，则容易导致第二研磨处理的研磨速率均一性变差，不利于提高层间介质层300和栅极结构200的顶面平坦度，且还可能影响栅极结构200的高度均一性，导致栅极结构200顶面最高点至最低点的高度差h3超出工艺可接受范围。为此，本实施例中，基座转速为63rpm至93rpm。

其中，基于生产需求，并根据下压力和基座转速的设定，合理设定氧化硅基研磨液的流速。本实施例中，氧化硅基研磨液的流速为200ml/min至400ml/min。

在其他实施例中，当缺陷情况在工艺可接受范围内，且栅极结构高度值满足工艺预设值时，也可以不进行该第二研磨处理。

相应的，继续参考图8，本发明实施例还提供一种采用前述形成方法所形成的半导体结构。

所述半导体结构包括：基底100；位于所述基底100上的栅极结构200，所述栅极结构200包括多晶硅栅极层(未标示)；层间介质层300，位于所述栅极结构200露出的基底100上，所述层间介质层300覆盖所述栅极结构200侧壁且露出所述栅极结构200顶部。

在所述半导体结构中，所述栅极结构200的高度均一性较好，即其顶面最高点至最低点的高度差h3较小，且所述层间介质层300的顶面平坦度也较高，使得器件性能以及性能均一性得到了改善。

对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。