一种过电压摆幅静电放电防护器件及电路的制作方法

本发明涉及集成电路技术领域，尤其涉及一种过电压摆幅静电放电防护器件及电路。

背景技术：

随着半导体工艺越来越先进，静电放电(electrostaticdischarge，简称esd)防护电路扮演了愈来愈重要的角色，静电放电防护电路主要在集成电路遭受静电放电时提供低阻抗的放电路径，避免静电放电造成内部电路损伤；同时在正常电路操作时必须保持关闭状态避免造成漏电。

传统的静电放电防护电路，主要通过在输入/输出端(input/output，简称io)增加对电源(vdd)的p型二极管(或是p型金属氧化物半导体场效晶体管)以及对地(vss)的n型二极管(或是n型金属氧化物半导体厂效应晶体管)，同时需在vdd到vss间增加esd钳制电路以完成输入/输出端点的静电放电防护电路，请参见图1或图2所示，图1为现有的一种静电放电防护电路结构示意图，图2为现有的另一种静电放电防护电路结构示意图；但是上述两种esd防护电路在输入电压超过vdd时，会造成io端对vdd端通过p型二极管(或p型金属氧化物半导体场效应晶体管)漏电，或者当输入电压低于vss时，会造成io端对vss端通过n型二极管(或n型金属氧化物半导体场效应晶体管)漏电。

为解决漏电问题，现有技术中采用具有高esd能力的器件——双向性硅控整流器件(silicon-controlledrectifier，简称scr)，但是，由于双向性硅控整流器件具有较高的触发电压，使得半导体集成电路中容易出现：内部器件损坏时，静电放电防护电路尚未导通的情况，造成esd电路起不到作用。

技术实现要素：

有鉴于此，本发明提供一种过电压摆幅静电放电防护器件及电路，以解决现有技术中应用在过电压摆幅的输入/输出端时，双向性硅控整流器件具有较高的触发电压，造成esd电路起不到作用的问题。

为实现上述目的，本发明提供如下技术方案：

一种过电压摆幅静电放电防护器件，形成在晶圆上，所述过电压摆幅静电放电防护器件包括：

位于所述晶圆上，且具有与所述晶圆隔离的深掺杂衬底；

位于所述深掺杂衬底上的多个掺杂区，所述多个掺杂区包括：

第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区和所述第二掺杂区的掺杂类型相同，所述第三掺杂区与所述深掺杂衬底的掺杂类型相同，且与所述第一掺杂区的掺杂类型相反；

所述第三掺杂区围绕所述第一掺杂区和所述第二掺杂区，且位于所述第一掺杂区和所述第二掺杂区之间，将所述第一掺杂区和所述第二掺杂区分离；

位于所述第一掺杂区的第一p+区和第一n+区；

位于所述第二掺杂区的第二p+区和第二n+区；

以及至少一个触发点，所述触发点接收触发电路的触发电流，为所述第一掺杂区与所述第三掺杂区之间的导通提供叠加电压，以降低所述第一掺杂区与所述第三掺杂区之间的导通电压；

或者，

为所述第二掺杂区与所述第三掺杂区之间的导通提供叠加电压，以降低第二掺杂区与所述第三掺杂区之间的导通电压。

优选地，所述第一掺杂区和所述第二掺杂区的掺杂类型为p型掺杂。

优选地，所述触发点包括第一p型触发点和第二p型触发点；

其中，所述第一p型触发点位于所述第一掺杂区；

所述第二p型触发点位于所述第二掺杂区。

优选地，所述触发点包括第一n型触发点，所述第一n型触发点位于所述第一掺杂区和所述第二掺杂区之间的第三掺杂区内。

优选地，所述触发点包括第三p型触发点、第四p型触发点和第二n型触发点；

其中，所述第三p型触发点位于所述第一掺杂区；

所述第四p型触发点位于所述第二掺杂区；

所述第二n型触发点位于所述第一掺杂区和所述第二掺杂区之间的n阱区域内。

本发明还提供一种过电压摆幅静电放电防护电路，包括：

电源电压端、地端、输入/输出端、过电压摆幅静电放电防护器件、触发电路和esd钳制电路；

其中，所述过电压摆幅静电放电防护器件为上面任意一项所述的过电压摆幅静电放电防护器件；

所述电源电压端与所述地端分别连接在所述esd钳制电路的两端；

所述触发电路与所述过电压摆幅静电放电防护器件的触发点相连，为所述触发点提供触发电流；

所述触发电路和所述过电压摆幅静电放电防护器件并联在：

所述电源电压端和所述输入/输出端；

和/或，

所述地端与所述输入/输出端。

优选地，当所述过电压摆幅静电放电防护器件包括第一p型触发点和第二p型触发点时，所述触发电路包括：

第一p型触发点触发电路和第二p型触发点触发电路；

所述第一p型触发点触发电路包括多个串联的二极管，串联的二极管的正极连接所述输入/输出端；负极连接所述第一p型触发点；

所述第二p型触发点触发电路包括多个串联的二极管，串联的二极管的正极连接所述电源电压端和/或所述地端；负极连接所述第二p型触发点。

优选地，当所述过电压摆幅静电放电防护器件包括第一p型触发点和第二p型触发点时，所述触发电路包括：

第一p型触发点触发电路和第二p型触发点触发电路；

所述第一p型触发点触发电路包括p型场效应管，所述p型场效应管的栅极与所述电源电压端相连；

所述第二p型触发点触发电路包括n型场效应管，所述n型场效应管的栅极接地；

所述第一p型触发点触发电路连接在所述输入/输出端与所述第一p型触发点之间；

所述第二p型触发点触发电路连接在所述地端与所述第二p型触发点之间；

和/或；

所述第一p型触发点触发电路连接在所述电源电压端与所述第一p型触发点之间；

所述第二p型触发点触发电路连接在所述输入/输出端与所述第二p型触发点之间。

优选地，当所述过电压摆幅静电放电防护器件包括第一n型触发点时，所述触发电路包括：第一n型触发点触发电路；

所述第一n型触发点触发电路包括第一二极管串和第二二极管串，所述第一二极管串的正极和所述第二二极管串的正极相连，并与所述第一n型触发点相连；

所述第一二极管串的负极与所述输入/输出端相连；

所述第二二极管串的负极与所述电源电压端或所述地端相连。

优选地，当所述过电压摆幅静电放电防护器件包括第二n型触发点、第三p型触发点和第四p型触发点时，所述触发电路包括：第二n型触发点触发电路、第三p型触发点触发电路和第四p型触发点触发电路。

经由上述的技术方案可知，本发明提供的过电压摆幅静电放电防护器件，在现有技术双向性硅控整流器结构基础上，还包括至少一个触发点，所述触发点接收触发电路的触发电流，从而为双向性硅控整流器的pn结导通时提供叠加电压，使得双向性硅控整流器在达到触发电压之前提前触发，进而降低了双向性硅控整流器的触发电压。

本发明实施例提供的过电压摆幅静电放电防护电路，包括上面所述的过电压摆幅静电放电防护器件，从而可针对输入/输出端点提供双向性且低触发电压的静电放电路径，搭配vdd到vss间的esd钳制电路可取代传统静电放电防护架构并同时具有低esd触发电压，可使用于过电压摆幅输入输出讯号应用。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术提供的一种过电压摆幅静电放电防护电路结构示意图；

图2为现有技术提供的另一种过电压摆幅静电放电防护电路结构示意图；

图3为现有技术提供的一种双向性硅控整流器结构示意图；

图4为现有技术提供的双向性硅控整流器电路的电压-电流曲线图；

图5为本发明实施例提供的一种过电压摆幅静电放电防护器件结构示意图；

图6为本发明实施例提供的过电压摆幅静电放电防护器件结构工作原理示意图；

图7-9为本发明实施例提供的几种过电压摆幅静电放电防护电路结构示意图；

图10为本发明实施例提供的另一种过电压摆幅静电放电防护器件结构示意图；

图11-14为本发明实施例提供的另外几种过电压摆幅静电放电防护电路结构示意图；

图15为本发明实施例提供的一种过电压摆幅静电放电防护器件结构示意图；

图16-17为本发明实施例提供的其他过电压摆幅静电放电防护电路结构示意图；

图18为本发明实施例提供的双向性硅控整流器电路的电压-电流曲线图。

具体实施方式

正如背景技术部分所述，现有技术中采用双向性硅控整流器件作为esd双向导通防护器件时，会使得半导体集成电路中容易出现：内部器件损坏时，静电放电防护电路尚未导通的情况，造成esd起不到作用。

发明人发现，出现上述现象的原因是：请参见图3所示，图3为现有技术中提供的一种双向性硅控整流器件作为esd电路时的结构示意图；图中的nw(n型well)代表半导体工艺中的n阱区域，pw(p型well)代表p阱区域，dnw(deepn型well)代表有隔离功能的深n阱区域。请继续参见图3，代表了双向性硅控整流器与io/vdd/vss的关系，其中，esd基本的工作原理为：

io对vdd和vss都需有相关导通路径，因此在对vss使用双向性硅控整流器架构下，io到vdd需透过双向性硅控整流器先到vss，再通过esd钳制电路到vdd。

传统硅控整流器(p-nw-pw-n架构)导通需要克服nw对pw的崩溃电压，此崩溃电压非常大(由于pw和nw浓度淡)，因此传统硅控整流器的触发电压(本申请中也称作导通电压)也很大，难以导通。请参见图4，图4为传统硅控整流器的触发电压vtrig与器件内部电流的关系图；从图4中可以看出，当io与vss之间的电压达到内部器件损坏电压时，可能还没达到传统硅控整流器的触发电压vtrig，也即由于双向性硅控整流器件具有较高的触发电压，使得半导体集成电路中容易出现：内部器件损坏时，静电放电防护电路尚未导通的情况，导致esd电路起不到作用。

基于此，本发明提供一种过电压摆幅静电放电防护器件，形成在晶圆上，所述过电压摆幅静电放电防护器件包括：

位于所述晶圆上，且具有与所述晶圆隔离的深掺杂衬底；

位于所述深掺杂衬底上的多个掺杂区，所述多个掺杂区包括：

第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区和所述第二掺杂区的掺杂类型相同，所述第三掺杂区与所述深掺杂衬底的掺杂类型相同，且与所述第一掺杂区的掺杂类型相反；

所述第三掺杂区围绕所述第一掺杂区和所述第二掺杂区，且位于所述第一掺杂区和所述第二掺杂区之间，将所述第一掺杂区和所述第二掺杂区分离；

位于所述第一掺杂区的第一p+区和第一n+区；

位于所述第二掺杂区的第二p+区和第二n+区；

以及至少一个触发点，所述触发点接收触发电路的触发电流，为所述第一掺杂区与所述第三掺杂区之间的导通提供叠加电压，以降低所述第一掺杂区与所述第三掺杂区之间的导通电压；

或者，

为所述第二掺杂区与所述第三掺杂区之间的导通提供叠加电压，以降低第二掺杂区与所述第三掺杂区之间的导通电压。

本发明提供的过电压摆幅静电放电防护器件，在现有技术双向性硅控整流器结构基础上，还包括至少一个触发点，所述触发点接收触发电路的触发电流，从而为双向性硅控整流器的pn结导通时提供叠加电压，使得双向性硅控整流器在达到触发电压(导通电压)之前提前触发，进而降低了双向性硅控整流器的触发电压(导通电压)。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供的过电压摆幅静电放电防护器件，形成在晶圆上，过电压摆幅静电放电防护器件包括：位于晶圆上，且具有与晶圆隔离的深掺杂衬底；位于深掺杂衬底上的多个掺杂区，多个掺杂区包括：第一掺杂区、第二掺杂区和第三掺杂区，第一掺杂区和第二掺杂区的掺杂类型相同，第三掺杂区与深掺杂衬底的掺杂类型相同，且与第一掺杂区的掺杂类型相反；第三掺杂区围绕第一掺杂区和第二掺杂区，且位于第一掺杂区和第二掺杂区之间，将第一掺杂区和第二掺杂区分离；位于第一掺杂区的第一p+区和第一n+区；位于第二掺杂区的第二p+区和第二n+区；以及至少一个触发点，触发点接收触发电路的触发电流，为第一掺杂区与第三掺杂区之间的导通提供叠加电压，以降低第一掺杂区与第三掺杂区之间的导通电压；或者，为第二掺杂区与第三掺杂区之间的导通提供叠加电压，以降低第二掺杂区与第三掺杂区之间的导通电压。

需要说明的是，本发明中不限定深掺杂衬底的掺杂类型，以及多个掺杂区的掺杂类型。具体的掺杂类型可以根据晶圆掺杂类型进行设置；由于深掺杂衬底主要起到隔离作用，当晶圆为p型掺杂晶圆时，本发明中深掺杂衬底的掺杂类型为n型掺杂，当晶圆为n型掺杂晶圆时，本发明中深掺杂衬底的掺杂类型为p型掺杂。

由于过电压摆幅静电放电保护电路中常用的晶圆为p型掺杂晶圆，因此，本发明实施例中可选的，深掺杂衬底的掺杂类型为n型掺杂，对应地，第一掺杂区和第二掺杂区的掺杂类型为p型掺杂。

为方便说明，本发明以下实施例以深掺杂衬底为n型深掺杂为例进行说明。在本发明的其他实施例中，深掺杂衬底的掺杂类型还可以为p型掺杂，本发明中对此不作详细赘述。

本发明实施例中不限定触发点的设置位置和数量，可选的，在本发明的一个实施例中，所述触发点包括第一p型触发点和第二p型触发点；其中，所述第一p型触发点位于所述第一p阱区域；所述第二p型触发点位于所述第二p阱区域。请参见图5和图6所示。

在本发明的另一个实施例中，所述触发点可以仅包括第一n型触发点，所述第一n型触发点位于所述第一p阱区域和所述第二p阱区域之间的n阱区域内，具体可参见图10。

在本发明的另一个实施例中，所述触发点包括第三p型触发点、第四p型触发点和第二n型触发点；其中，所述第三p型触发点位于所述第一p阱区域；所述第四p型触发点位于所述第二p阱区域；所述第二n型触发点位于所述第一p阱区域和所述第二p阱区域之间的n阱区域内。具体可以参见图15所示。

基于同一发明构思，本发明还提供一种电压摆幅静电放电防护电路，包括：电源电压端、地端、输入/输出端、过电压摆幅静电放电防护器件、触发电路和esd钳制电路；其中，所述过电压摆幅静电放电防护器件为上面实施例中任意一项所述的过电压摆幅静电放电防护器件；电源电压端与地端分别连接在esd钳制电路的两端；触发电路与过电压摆幅静电放电防护器件的触发点相连，为触发点提供触发电流；触发电路和过电压摆幅静电放电防护器件并联在：电源电压端和输入/输出端；和/或，地端与输入/输出端。

也即，本发明提供的过电压摆幅静电放电防护器件可以接在输入/输出端io和电源电压端vdd之间，请参见图8、图12、图17；或者输入/输出端io和地端vss之间，请参见图7、图9、图11、图13、图14、图16；或者，同时接在输入/输出端io和电源电压端vdd，以及输入/输出端io和地端vss之间。

需要说明的是，本发明实施例中对触发电路不进行限定，可以是由多个二极管组成的二极管串，还可以是二极管和场效应管组成的结构，本实施例中对此不作限定。

下面结合附图，详细说明本发明实施例中提供过电压摆幅静电放电防护器件和过电压摆幅静电放电防护电路的结构和工作原理。

请参见图5和图6所示，为带有p型触发点的双向性scr；图7和图8为输入/输出整体esd电路。当esd从io端往vss端导通时，通过适当的触发电路(请见图7中的触发电路triggercircuit所示)可引进触发电流到标示ptrig1的p型触发点进而触发从io端到vss端的scr(如图7中的biscr所示)，加快esd导通速度。

具体地，当esd来时而引进触发电流后，如图6所示，会通过ptrig1灌进pw2中，再通过rpw2将p+正下方的pw2电位抬高，此动作会造成pw2-n+顺向二极管导通，接下来再导致nw-pw2导通，因此nw-pw2-n+bjt导通电压不是只靠nw-pw2电压差而崩溃导通，还有靠触发电流引起顺偏后贡献的电压差，因此整体触发电压会降低。

反过来，当esd从vss往io导通时，透过适当的触发电路可引进触发电流到标示ptrig2的p型触发点进而提早触发从vss到io之scr，加快esd导通速度。

需要说明的是，该双向性硅控整流器件还可以应用在io端和vdd之间，具体esd电路可以参见图8，原理与上面io和vss之间的原理相似，本实施例中对此不作赘述。

需要说明的是，本实施例中触发电路的工作原理主要是作为一开关，当esd来时可引esd电流触发esd相关电路导通，当无esd时保持esd电路关闭。

请参见图9，图9为本发明实施例提供的一种触发电路的结构示意图；当过电压摆幅静电放电防护器件包括第一p型触发点ptrig1和第二p型触发点ptrig2时，触发电路包括：第一p型触发点触发电路(m个二极管组成的结构)和第二p型触发点触发电路(n个二极管组成的结构)；第一p型触发点触发电路包括多个串联的二极管，串联的二极管的正极连接输入/输出端；串负极连接第一p型触发点ptrig1；第二p型触发点触发电路包括多个串联的二极管，串联的二极管的正极连接电源电压端或地端；串负极连接第二p型触发点ptrig2。

需要说明的是，触发电路包括多个串联的二极管时，本实施例中不限定二极管数量，实际使用过程中，需要经过电路仿真确认串联二极管的数量，第一p型触发点触发电路和第二p型触发点触发电路可以包括相同数量的二极管，也可能包括数量不相同的二极管，本实施例中对此不作限定。本实施例中以m和n代表个数。

请参见图10，图10为本发明实施例提供的一种带有n型触发点的双向性scr，图11和图12为输入输出端整体esd电路，当esd从io端往vss端导通时，通过适当的触发电路可引进触发电流到标示ntrig的n型触发点进而提早触发从io到vss之scr，反过来，当esd从vss往io导通时，透过适当的触发电路可引进触发电流到标示ntrig的n型触发点进而提早触发从vss到io之scr。

图13显示触发电路的实施例，此实施例以二极管触发当例子，当过电压摆幅静电放电防护器件包括第一n型触发点时，触发电路包括：第一n型触发点触发电路；第一n型触发点触发电路包括第一二极管串(m个二极管组成的结构)和第二二极管串(n个二极管组成的结构)，第一二极管串的正极和第二二极管串的正极相连，并与第一n型触发点相连；第一二极管串的负极与输入/输出端相连；第二二极管串的负极与电源电压端或地端相连。同样的，本实施例中二极管触发电路中的二极管数量需要经过电路仿真确认，图中各以m以及n代表个数。

另一方面，触发电路并不限于二极管触发，还可以以场效应管作为触发电路，当触发点包括第一p型触发点和第二p型触发点时，触发电路包括第一p型触发点触发电路和第二p型触发点触发电路；其中，第一p型触发点触发电路至少包括一个场效应管；第二p型触发点触发电路也至少包括一个场效应管。在本发明的其他实施例中，还可以在第一p型触发点触发电路和第二p型触发点触发电路内增加二极管，与场效应管串联，共同作为触发电路。本发明中不限定增加的二极管的个数，以及场效应管的个数，通过仿真，能够实现触发即可。

为详细说明本发明实施例提供的触发电路结构，请参见图14，图14以p型触发点的双向性scr为例进行说明，当过电压摆幅静电放电防护器件包括第一p型触发点和第二p型触发点时，触发电路包括：第一p型触发点触发电路和第二p型触发点触发电路；第一p型触发点触发电路包括第一二极管和p型场效应管，p型场效应管的栅极与电源电压端相连，第一二极管的正极与输入/输出端相连，第一二极管的负极与p型场效应管的源极相连；p型场效应管的漏极与第一p型触发点相连；第二p型触发点触发电路包括第二二极管和n型场效应管，n型场效应管的栅极、第二二极管的正极与地端相连，第二二极管的负极与n型场效应管的源极相连；n型场效应管的漏极与第二p型触发点相连。

图14中p型场效应管和第一二极管满足串联关系即可，不限定两者位置，同样n型场效应管和第二二极管满足串联关系即可，也不限定两者的位置。另外，二极管的数量还可以增加。当触发电路位于io端和vdd之间时，结构相似，本发明中对此不作详细说明。

也即本发明实施例中的触发点的触发可以是二极管触发也可变成金属氧化物半导体场效应管触发，或者是二极管混合金属氧化物半导体场效应管触发，相同的，二极管数量以及金属氧化物半导体场效应管尺寸需要经过电路仿真确认。

请参见图15所示，为同时增加p型触发点和n型触发点的结构示意图；图16和图17为输入输出端整体esd电路。当过电压摆幅静电放电防护器件包括第二n型触发点、第三p型触发点和第四p型触发点时，触发电路包括：第二n型触发点触发电路、第三p型触发点触发电路和第四p型触发点触发电路。

本发明实施例中p型触发点和n型触发点可以同步触发，同时对p型触发点注入电流以及对n型触发点抽取电流有助于同时提高pw的电压以及降低nw的电压促进硅控整流器导通。

本发明实施例提供的双向性scr结构，主要是具有p型和/或n型触发点的双向性硅控整流器件，可达成低触发电压特性之双向性静电放电防护器件，加快esd导通速度，图18为应用了触发电路之双向性硅控整流器件电压-电流特性曲线，图中可看到在没有应用此技术方案时(虚线曲线)，正向及反向scr的触发电压vtrig(虚线曲线)超过了电路内部器件损坏电压，如此会导致esd电路尚未导通而内部电路却已经损坏；应用此技术方案后(实线曲线)，正向及反向scr触发电压vt(实线曲线)会小于电路内部器件损坏电压，因此esd电路会在内部电路尚未损坏前将静电导掉保持集成电路完整性。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。