一种应用于流水线型模数转换器的比较器的制造方法
【专利摘要】本发明公开了一种应用于流水线型模数转换器(pipelined?ADC)的比较器，在传统动态比较器的基础上增加了很少的器件，解决了传统动态比较器对共模电平偏差敏感的问题，同时减小了输入管阈值电压不匹配导致的失调。比较器中四输入匹配电路在第一时钟，第二时钟，第三时钟的控制下，通过第一电容、第二电容、第三电容、第四电容的充电和放电，使比较器的输入场效应管源级在比较相时储存了共模电平与阈值电压的差，从而场效应管过驱动电压V。v正好消去了共模电平和阈值电压的部分，使流过输入场效应管的电流与共模电平、阈值电压无关，即比较器输出结果消去了共模电平和阈值电压的影响。
【专利说明】一种应用于流水线型模数转换器的比较器
【技术领域】
[0001]本发明涉及一种应用于模数转换器的比较器，尤其涉及一种应用于流水线型模数转换器的比较器。
【背景技术】
[0002]比较器是除了运算放大器以外使用最为广泛的基础模块，特别是在模数转换器中，它扮演了重要的角色。在各类模数转换器中，又以流水线型模数转换器使用范围最为广泛，该结构通常使用全差分输入，加上两路参考电平，构成了四路输入，比其他类型模数转换器中使用的比较器相对复杂，而此类比较器中使用最为广泛的结构为全差分的动态比较器。这种动态比较器主要由输入管和锁存电路构成，优点为速度较快，由于不存在静态电流而只占用很小的功耗，其缺点是失调较大、对输入共模电平偏差很敏感，若输入共模电平与基准提供的两路参考电平的共模电平产生偏差，比较结果会出现严重错误。
[0003]流水线型模数转换器对速度和精度都有较高要求，通常比较器的精度要达到整个模数转换器的精度，因此，在保证传统结构动态比较器速度的同时，通过简单的方法来消除输入端不匹配造成的精度下降具有应用的价值。
【发明内容】
[0004]发明目的:针对上述现有技术，提出一种结构简单的应用于流水线型模数转换器的比较器，降低输入管阈值电压不匹配、降低比较器对共模电平偏差敏感，进而提高比较器的精度。
[0005]技术方案:一种应用于流水线型模数转换器的比较器，包括四输入匹配电路、锁存电路、输出整形电路；
[0006]所述的四输入匹配电路包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第七开关、第八开关、第一电容、第二电容、第三电容、第四电容、第一电阻；其中，第一 PMOS管的栅极为比较器的第一输入端，第二 PMOS管的栅极为比较器的第二输入端，第三PMOS管的栅极为比较器的第三输入端，第四PMOS管的栅极为比较器的第四输入端；第一开关、第五开关分别为比较器的第一输入端选通第一共模电平或第一输入电压；第四开关、第八开关分别为比较器的第四输入端选通第一共模电平或第二输入电压；第二开关、第六开关分别为比较器的第二输入端选通第二共模电平或第四输入电压；第三开关、第七开关分别为比较器的第三输入端选通第二共模电平或第三输入电压；第一电容一端分别与第一 PMOS管的源级、第七PMOS管的漏级相连，第一电容的另一端与连接点Va相连；第二电容一端分别与第二 PMOS管的源级、第八PMOS管的漏级相连，第二电容的另一端与连接点Va相连；第三电容一端分别与第三PMOS管的源级、第九PMOS管的漏级相连，第三电容的另一端与连接点Va相连；第四电容一端分别与第四PMOS管的源级、第十PMOS管的漏级相连，第四电容的另一端与连接点Va相连；第一电阻一端与电源相连，第一电阻的另一端与第六PMOS管的源级相连；第五PMOS管的源极与电源相连，第五PMOS管的漏极与连接点Va相连；第一 PMOS管的漏极和第二 PMOS管的漏极相连并作为所述四输入匹配电路的第一输出端；第三PMOS管的漏极和第四PMOS管的漏极相连并作为所述四输入匹配电路的第二输出端；第五PMOS管的栅极连接第一时钟信号，第六PMOS管的栅极连接第二时钟信号；第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管的栅极均连接第三时钟信号；第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管的源极均连接电源；
[0007]所述锁存电路包括第十一 PMOS管、第十二 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管；其中，第十一 PMOS管的源极与所述四输入匹配电路的第一输出端相连，第十二 PMOS管的源极与所述四输入匹配电路的第二输出端相连；第十一 PMOS管的漏极、第十二 PMOS管的栅极、第一 NMOS管的漏极相连、第二 NMOS管的栅极、第三NMOS管的漏极均相连并作为所述锁存电路的第一输出端；第十一 PMOS管的栅极、第十二 PMOS管的漏极、第一 NMOS管的栅极、第二 NMOS管的漏极、第四NMOS管的漏极均相连并作为所述锁存电路的第二输出端；第三NMOS管的栅极、第四NMOS管的栅极均连接第一时钟信号；第一 NMOS管的源级、第二 NMOS管的源级、第三NMOS管的源级、第四NMOS管的源级均接地；
[0008]所述输出整形电路包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第一或非门、第二或非门；第一反相器的输入端连接所述锁存电路的第一输出端，第一反相器的输出端串联第二反相器后与第一或非门的第一输入端连接；第三反相器的输入端连接所述锁存电路的第二输出端，第三反相器的输出端串联第四反相器后与第二或非门的第一输入端连接；第一或非门的输出端连接第五反相器的输入端，第二或非门的输出端连接第六反相器的输入端，第一或非门的第二输入端与第二或非门的输出端相连，第二或非门的第二输入端与第第一或非门的输出端相连；第六反相器的输出端为比较器的第一输出端，第五反相器的输出端为比较器的第二输出端和。[0009]有益效果:本发明的比较器中四输入匹配电路在第一时钟，第二时钟，第三时钟的控制下，通过第一电容、第二电容、第三电容、第四电容的充电和放电，使比较器的输入场效应管源级在比较相时储存了共模电平与阈值电压的差，从而场效应管过驱动电压Iv正好消去了共模电平和阈值电压的部分，使流过输入场效应管的电流与共模电平、阈值电压无关，即比较器输出结果消去了共模电平和阈值电压的影响。与现有技术相比，本发明的优点在于:
[0010](I)本发明所提出的应用于流水线型模数转换器的比较器减小了传统结构动态比较器受共模电平偏差的影响，抗干扰能力强；从而提高了比较器抗干扰能力，也提高了比较器的精度。
[0011](2)本发明所提出的应用于流水线型模数转换器的比较器相对传统结构动态比较器，具有减小输入管阈值电压不匹配的功能，减小了失调。
【专利附图】
【附图说明】
[0012]图1为本发明的整体电路图；
[0013]图2为本发明的三相时钟示意图；
[0014]图3为本发明仿真中使用的输入信号取值示意图；[0015]图4为传统比较器仿真结果；
[0016]图5为本发明比较器仿真结果。
【具体实施方式】
[0017]下面结合附图对本发明做更进一步的解释。
[0018]如图1所示，一种应用于流水线型模数转换器的比较器，包括四输入匹配电路1、锁存电路2、输出整形电路3 ；
[0019]所述的四输入匹配电路I包括第一 PMOS管PMl、第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8、第一电容Cl、第二电容C2、第三电容C3、第四电容C4、第一电阻R。 [0020]其中，第一 PMOS管PMl的栅极为比较器的第一输入端，第二 PMOS管PM2的栅极为比较器的第二输入端，第三PMOS管PM3的栅极为比较器的第三输入端，第四PMOS管PM4的栅极为比较器的第四输入端；第一开关S1、第五开关S5分别为比较器的第一输入端选通第一共模电平Vraml或第一输入电压Vip ;第四开关S4、第八开关S8分别为比较器的第四输入端选通第一共模电平Vraml或第二输入电压Vin ;共模电平Vraml是第一输入电压Vip和第二输入电压Vin的共模电平，在实际电路中由输入共模检测电路得到；第二开关S2、第六开关S6分别为比较器的第二输入端选通第二共模电平v_2或第四输入电压VREFN ;第三开关S3、第七开关S7分别为比较器的第三输入端选通第二共模电平Veran2或第三输入电压VREFP ;第二共模电平Vram2是参考电平VREFP和VREFN的共模电平，在实际电路中由基准给出；第一电容Cl 一端分别与第一 PMOS管PMl的源级、第七PMOS管PM7的漏级相连，第一电容Cl的另一端与连接点Va相连；第二电容C2 —端分别与第二 PMOS管PM2的源级、第八PMOS管PM8的漏级相连，第二电容C2的另一端与连接点Va相连；第三电容C3 —端分别与第三PMOS管PM3的源级、第九PMOS管PM9的漏级相连，第三电容C3的另一端与连接点Va相连；第四电容C4 一端分别与第四PMOS管PM4的源级、第十PMOS管PMlO的漏级相连，第四电容C4的另一端与连接点Va相连；第一电阻R —端与电源VDD相连,第一电阻R的另一端与第六PMOS管PM6的源级相连；第五PMOS管PM5的源极与电源VDD相连，第五PMOS管PM5的漏极与连接点Va相连；第一 PMOS管PMl的漏极和第二 PMOS管PM2的漏极相连并作为所述四输入匹配电路I的第一输出端vol ;第三PMOS管PM3的漏极和第四PMOS管PM4的漏极相连并作为所述四输入匹配电路I的第二输出端vo2 ;第五PMOS管PM5的栅极连接第一时钟信号CLKl，第六PMOS管PM6的栅极连接第二时钟信号CLK2 ;第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO的源极均连接电源VDD ;第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO的栅极均连接第三时钟信号CLK3，起到对电容复位的作用。
[0021 ] 锁存电路2包括第十一 PMOS管PMl 1、第十二 PMOS管PM12、第一 NMOS管NMl、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4。其中，第十一 PMOS管PMll的源极与所述四输入匹配电路I的第一输出端vol相连，第十二 PMOS管PM12的源极与所述四输入匹配电路I的第二输出端vo2相连；第^^一 PMOS管PMll的漏极、第十二 PMOS管PM12的栅极、第一 NMOS管匪I的漏极相连、第二 NMOS管匪2的栅极、第三NMOS管匪3的漏极均相连并作为所述锁存电路2的第一输出端OUTl ;第^^一 PMOS管PMll的栅极、第十二 PMOS管PM12的漏极、第一 NMOS管NMl的栅极、第二 NMOS管NM2的漏极、第四NMOS管NM4的漏极均相连并作为锁存电路2的第二输出端0UT2 ;第三NMOS管匪3的栅极、第四NMOS管NM4的栅极均连接第一时钟信号CLKl ;第一 NMOS管NMl的源级、第二 NMOS管NM2的源级、第三NMOS管NM3的源级、第四NMOS管NM4的源级均接地。
[0022]输出整形电路3包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一或非门NORl、第二或非门N0R2 ;第一反相器INVl的输入端连接锁存电路2的第一输出端0UT1，第一反相器INVl的输出端串联第二反相器INV2后与第一或非门NORl的第一输入端连接；第三反相器INV3的输入端连接锁存电路2的第二输出端0UT2，第三反相器INV3的输出端串联第四反相器INV4后与第二或非门N0R2的第一输入端连接；第一或非门NORl的输出端连接第五反相器INV5的输入端，第二或非门N0R2的输出端连接第六反相器INV6的输入端，第一或非门NORl的第二输入端与第二或非门N0R2的输出端相连，第二或非门N0R2的第二输入端与第第一或非门NORl的输出端相连；第六反相器INV6的输出端为比较器的第一输出端0UTP,第五反相器INV5的输出端为比较器的第二输出端和0UTN。
[0023]如图2所示为电路由三相时钟控制。当第一时钟CLKl和第三时钟CLK3均为高电平，第二时钟CLK2为低电平，此时第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO关断。第一开关SI和第四开关S4选通第一共模电平vcoml，第一共模电平Vcoffll是Vip和Vin的共模电平，在实际电路中由输入共模检测电路得到。第二开关S2和第三开关S3选通第二共模电平ν.2，第二共模电平Vram2是参考电平VREFP和VREFN的共模电平，在实际电路中由基准给出。第五PMOS管ΡΜ5关断，第六PMOS管ΡΜ6导通，由于第一电阻R的存在，第一至第四电容上级板泄放一部分电荷，Va电压下降，此处假设在CLKl变高前Va放电至(VDD-Vr)，Vr为场效应管阈值电压。第一 PMOS管PMl、第二 PMOS管ΡΜ2、第三PMOS管ΡΜ3、第 四PMOS管ΡΜ4的源级放电至临界关断状态。以第一 PMOS管PMl为例:ΡΜ1的源级一直放电至临界关断状态，此时源级电压Vsl =vraml-vthl。第三NMOS管匪3和第四NMOS管NM4导通，输出OUTl和0UT2均为低电平，通过输出整形电路，最终输出状态为保持上一输出状态不变。第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4动作特性与第一PMOS 管 PMl —致。
[0024]当第一时钟CLKl为低电平，第二时钟CLK2和第三时钟CLK3均为高电平时，第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO关断。第五开关S5选通第一输入Vip,第八开关S8选通第二输入Vin,第七开关S7选通第三输入VREFP,第六开关S6选通第四输入VREFN。第五PMOS管PM5导通，第六PMOS管PM6关断，此时Va ^ VDD,即第一电容Cl的上级板电压变化了 Λ ^VDD-(VDD-Vr)~Vr，根据电荷守恒定律，第一电容Cl的下极板也变化相同电压Λ，那么第一PMOS管PMl的源级电压Vsl变为(vMml-vthl+Vr)，Vthl为第一 PMOS管PMl的导通电压。第一 PMOS管PMl的过驱动电压Vevl = Ves-Vthl ^ Vip-Vs1-Vthl，假设输入信号Vip = vCOffll+vl,vl为第一输入电压Vip和第一共模电平vMml的差值；那么代入过驱动电压公式得:Vovl = vl-Vr。
[0025]同理，假设Vin = Vcoml+VI, VREFN = vcom2-v2, VREFP = vcom2+v2,v2 为 VREFP 与 Vcom2的差值，那么第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4的过驱动电压分别为:
[0026]Vov2 ≈ -vl-Vr
[0027]Vov3 ≈ -v2-Vr
[0028]Vov4 ≈ -v2-Vr
[0029]所以，第一 PMOS管PM1、第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4的过驱动电压都与阈值电压及共模电平无关，根据电流的平方律公式得，四个输入管的电流均与阈值电压、共模电平无关。同时，第三NMOS管匪3和第四NMOS管NM4关闭，锁存电路工作，通过正反馈将输出电压OUTl和0UT2迅速拉高或降低，输出整形电路将OUl和0UT2进一步整形，最终得到比较器的高低电平输出OUTP和0UTN。
[0030]当第一时钟CLKl、第三时钟CLK3均为低电平，第二时钟CLK2为高电平时，第五PMOS管PM5、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PMlO导通，第六PMOS管PM6关断，则第一电容Cl、第二电容C2、第三电容C3、第四电容C4的上级板和下极板电压均为VDD，电容得到复位，以供下一周期的充放电。
[0031]如图3所示为输入和输出各点的电压随时间变化的示意图，观察的时间范围为O到3us。第一输入Vip为从600mV变化到700mV的斜坡信号，第二输入Vin为从600mV变化到500mV的斜坡信号，第三输入VREFP为550mV的电平，第四输入VREFN为450mV的电平，则此时第一输入和第二输入的共模电平，即第一共模电平Vcwml为600mV ;第三输入和第四输入的共模电平，即第二共模电平Vram2为500mV。两个共模电平一般都由共模电平检测电路检测到并与输入端相连。当 t < 1.5us 时，Vip-Vin < VREFP-VREFN ;当 t = 1.5us 时，Vin-Vin=VREFP-VREFN ;当 t > 1.5us 时，Vip-Vin > VREFP-VREFN? 所以比较器应在 1.5us 后的第一个比较相完成输出电平的翻转。此处参考电平的共模电平与输入差分信号共模电平产生了 IOOmV的偏差，优于传统比较器的比较结果的偏差。传统比较器比较结果如图4所示，t匕较结果直到2.3us处才发生翻转，即1.5us至2.3us间的比较结果全部错误，比较结果受到共模电平偏差严重影响。本发明提出的比较器结构在相同情况下得到了如图5的比较结果，输出电平在1.5us后的第一个比较相完成翻转，比较结果完全正确，说明本发明降低了比较器对共模电平偏差的敏感度，也说明了以上推倒的正确性，从而间接证明了比较器降低了输入管阈值电压的不匹配，降低了失调。
[0032]以上所述仅是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【权利要求】
1.一种应用于流水线型模数转换器的比较器，其特征在于:该比较器包括四输入匹配电路(I)、锁存电路(2)、输出整形电路(3); 所述的四输入匹配电路(I)包括第一 PMOS管(PMl)、第二 PMOS管(PM2)、第三PMOS管(PM3)、第四 PMOS 管(PM4)、第五 PMOS 管(PM5)、第六 PMOS 管(PM6)、第七 PMOS 管(PM7)、第八 PMOS 管(PM8)、第九 PMOS 管(PM9)、第十 PMOS 管(PMlO)、第一开关(SI)、第二开关(S2)、第三开关(S3)、第四开关(S4)、第五开关(S5)、第六开关(S6)、第七开关(S7)、第八开关(S8)、第一电容(Cl)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一电阻(R);其中，第一 PMOS管(PMl)的栅极为比较器的第一输入端，第二 PMOS管(PM2)的栅极为比较器的第二输入端，第三PMOS管(PM3)的栅极为比较器的第三输入端，第四PMOS管(PM4)的栅极为比较器的第四输入端；第一开关(SI)、第五开关(S5)分别为比较器的第一输入端选通第一共模电平(V。—)或第一输入电压(Vip);第四开关(S4)、第八开关(S8)分别为比较器的第四输入端选通第一共模电平(ν.ι)或第二输入电压(Vin);第二开关(S2)、第六开关(S6)分别为比较器的第二输入端选通第二共模电平(V_2)或第四输入电压(VREFN);第三开关(S3)、第七开关(S7)分别为比较器的第三输入端选通第二共模电平(Veran2)或第三输入电压(VREFP);第一电容(Cl) 一端分别与第一 PMOS管(PMl)的源级、第七PMOS管(ΡΜ7)的漏级相连，第一电容(Cl)的另一端与连接点Va相连；第二电容(C2) —端分别与第二 PMOS管(ΡΜ2)的源级、第八PMOS管(ΡΜ8)的漏级相连，第二电容(C2)的另一端与连接点Va相连；第三电容(C3) —端分别与第三PMOS管(ΡΜ3)的源级、第九PMOS管(ΡΜ9)的漏级相连，第三电容(C3)的另一端与连接点Va相连；第四电容(C4) 一端分别与第四PMOS管(ΡΜ4)的源级、第十PMOS管(PMlO)的漏级相连，第四电容(C4)的另一端与连接点Va相连；第一电阻(R) —端与电源(VDD)相连，第一电阻(R)的另一端与第六PMOS管(ΡΜ6)的源级相连；第五PMOS管(ΡΜ5)的源极 与电源(VDD)相连，第五PMOS管(ΡΜ5)的漏极与连接点Va相连；第一 PMOS管(PMl)的漏极和第二 PMOS管(ΡΜ2)的漏极相连并作为所述四输入匹配电路(I)的第一输出端(vol);第三PMOS管(ΡΜ3)的漏极和第四PMOS管(ΡΜ4)的漏极相连并作为所述四输入匹配电路(I)的第二输出端(νο2);第五PMOS管(ΡΜ5)的栅极连接第一时钟信号(CLKl)，第六PMOS管(ΡΜ6)的栅极连接第二时钟信号(CLK2);第七PMOS管(ΡΜ7)、第八PMOS管(ΡΜ8)、第九PMOS管(ΡΜ9)、第十PMOS管(PMlO)的栅极均连接第三时钟信号(CLK3);第七 PMOS 管(ΡΜ7)、第八 PMOS 管(ΡΜ8)、第九 PMOS 管(ΡΜ9)、第十 PMOS 管(PMlO)的源极均连接电源(VDD)； 所述锁存电路(2)包括第十一 PMOS管(PMll)、第十二 PMOS管(PM12)、第一 NMOS管(NMl)、第二 NMOS 管(NM2)、第三 NMOS 管(NM3)、第四 NMOS 管(NM4);其中，第十一 PMOS 管(PMll)的源极与所述四输入匹配电路(I)的第一输出端(vol)相连，第十二PMOS管(PM12)的源极与所述四输入匹配电路(I)的第二输出端(vo2)相连；第十一 PMOS管(PMll)的漏极、第十二 PMOS管(PM12)的栅极、第一 NMOS管(NMl)的漏极相连、第二 NMOS管(NM2)的栅极、第三NMOS管(NM3)的漏极均相连并作为所述锁存电路(2)的第一输出端(OUTl);第十一 PMOS管(PMll)的栅极、第十二 PMOS管(PM12)的漏极、第一 NMOS管(NMl)的栅极、第二 NMOS管(匪2)的漏极、第四NMOS管(NM4)的漏极均相连并作为所述锁存电路(2)的第二输出端(0UT2);第三NMOS管(NM3)的栅极、第四NMOS管(NM4)的栅极均连接第一时钟信号(CLKl);第一 NMOS管(NMl)的源级、第二 NMOS管(NM2)的源级、第三NMOS管(NM3)的源级、第四NMOS管(NM4)的源级均接地； 所述输出整形电路⑶包括第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第一或非门(NORl)、第二或非门(N0R2);第一反相器(INVl)的输入端连接所述锁存电路(2)的第一输出端(OUTl)，第一反相器(INVl)的输出端串联第二反相器(INV2)后与第一或非门(NORl)的第一输入端连接；第三反相器(INV3)的输入端连接所述锁存电路(2)的第二输出端(0UT2)，第三反相器(INV3)的输出端串联第四反相器(INV4)后与第二或非门(N0R2)的第一输入端连接；第一或非门(NORl)的输出端连接第五反相器(INV5)的输入端，第二或非门(N0R2)的输出端连接第六反相器(INV6)的输入端，第一或非门(NORl)的第二输入端与第二或非门(N0R2)的输出端相连，第二或非门(N0R2)的第二输入端与第第一或非门(NORl)的输出端相连；第六反相器(INV6)的输出端为比较器的第一输出端(0UTP),第五反相器(INV5)的输出端为比较器的第二输出端和(OUTN)。
【文档编号】H03M1/34GK103746700SQ201410012384
【公开日】2014年4月23日 申请日期:2014年1月10日 优先权日:2014年1月10日
【发明者】吴建辉, 薛金炜, 李红, 黄成 , 田茜 申请人:东南大学