具有双误差比较器的高速串行数据接收器架构的制作方法
【专利摘要】本发明的各实施方式总体上涉及具有双误差比较器的高速串行数据接收器架构。具体地，涉及一种接收器路径，包括第一比较器模块、第二比较器模块、第三比较器模块和第四比较器模块。第一比较器模块被配置为基于经由接收器路径接收的信号生成第一数字输出信号，第一数字输出信号指示接收的信号中的第一数据和第一误差之和。第二比较器模块被配置为基于经由接收器路径接收的信号生成第二数字输出信号，第二数字输出信号指示接收的信号中的第二数据和第二误差之和。第三比较器模块被配置为基于经由接收器路径接收的信号生成第三数字输出信号，第三数字输出信号指示接收的信号中的第一数据。第四比较器模块被配置为基于经由接收器路径接收的信号生成第四数字输出信号，第四数字输出信号指示接收的信号中的第二数据。
【专利说明】具有双误差比较器的高速串行数据接收器架构
[0001]相关申请的交叉引用
[0002]本申请要求于2013年3月12日递交的第61/777，741号美国临时申请以及于2014年3月10日递交的第14/202,041号美国发明专利申请的权益。本申请涉及于2013年8月8日递交的第13/962，900号美国专利申请。上述引用的申请的全部公开内容以引用方式并入于此。
【技术领域】
[0003]本发明涉及在通信接口的接收器路径中的比较器。
【背景技术】
[0004]本文提供的【背景技术】描述用于一般性地呈现本公开的背景的目的。当前被提名的发明人的工作(到在此【背景技术】部分描述的工作的程度)以及在提交时可能无法以其他方式作为现有技术衡量的本描述的诸多方面，既不被明确地也不被暗含地承认为针对本公开内容的现有技术。
[0005]发送器和接收器之间的信号路径(例如串行数据接口的接收器路径)包括通信信道。例如，串行数据接口可以是高速串行数据接口。经由通信信道发送的数据可能被噪声、干扰和/或频率相关的衰减和分散所更改。频率相关的衰减可以将失真引入到发送的信号中。例如，失真可以包括符号间干扰(ISI)和抖动。失真可以在如由接收器接收的信号中引起误差。
[0006]可以使用差分信令实现通信信道。差分信令可以减少某些形式的干扰(比如共模噪声)的影响。可以在通信信道中使用诸如连续时间线性均衡器(CTLE)之类的均衡器以部分地补偿信道衰减。CTLE可以被实现为具有固定的或可编程的频率相关退化(degenerat1n)特征的差分放大器。例如，可以实现可编程的频率相关退化，这允许调整差分放大器中的一个或多个电阻和/或电容值。电阻和电容值还可以限定“卷起点”，其指代差分放大器将在其开始提升差分放大器的输出信号的最小频率。
[0007]图1示出接收器路径100(例如串行数据接收器)，其包括通信信道104、均衡器108、误差比较器模块112以及数据比较器模块116。误差比较器模块112包括采样器120、求和器124、判决反馈估计(DFE)模块128以及限幅器(slicer) 132。均衡器108例如可以是开关式连续时间线性均衡器(CTLE)或者具有集成采样器的开关式CTLE。
[0008]均衡器108经由通信信道104接收输入信号136并且生成输出信号140。输入信号136和输出信号140中的每个信号可以包括差分信号对。均衡器108对输入信号136执行均衡化以生成输出信号140。例如，均衡器108可以包括差分放大器。
[0009]从通信信道104接收的输入信号136可以包括衰减(例如频率相关衰减)。例如，由集肤效应和介电损耗(其是通信信道104中的衰减的两种可能来源)引起的频率相关衰减分别与频率的平方根和频率成比例。均衡器108补偿输入信号136中的任何衰减以生成输出信号140。
[0010]米样器120对输出信号140米样以生成米样信号144。求和器124接收米样信号144和DFE模块128的输出148。例如，求和器124可以将对应于输出148的一个或多个信号与采样信号144相加或者从采样信号144减去一个或多个信号。限幅器132接收求和器124的输出152并且确定对应于输入信号136的数字值。限幅器132生成例如是数字高(例如“I”)或数字低(例如“O”)的数字输出156。数字输出156可以对应于数字误差输出。在一些实现方式中，限幅器132可以确定对应于输入信号136的多比特数字值并且生成对应的多比特数字输出156。在一些实现方式中，可以省略求和器124和DFE模块128，并且均衡器108取而代之被直接连接至限幅器132。
[0011]类似地，数据比较器模块116包括采样器160、求和器164、DFE模块168以及限幅器172。米样器160对输出信号140米样以生成米样信号176。求和器164接收米样信号176和DFE模块168的输出180。限幅器172接收求和器164的输出184并且确定对应于输入信号136的数字值。限幅器172生成数字输出188。数字输出188可以对应于数字数据输出。在一些实施方式中，限幅器172可以确定对应于输入信号136的多比特数字值并且生成对应的多比特数字输出188。
[0012]数字适配模块192分别从误差比较器模块112和数据比较器模块116接收数字输出156和188。数字适配模块192基于数字输出156和188生成对应的反馈信号196-1和196-2(统称为反馈信号196)，并且生成数字输出信号200。反馈信号196被提供至误差比较器模块112和数据比较器模块116。
[0013]反馈信号196包括数字模拟转换器(DAC)值和极性。被提供至误差比较器模块112的反馈信号196-1还可以包括误差输入。DFE模块128基于反馈信号196-1生成输出148。例如，DFE模块128可以包括一个或多个DAC，并且反馈信号196-1对应于DAC的数字输入的最优值。以此方式，数字适配模块192适配或者训练DFE模块128，直至最优值被确定。类似地，DFE模块168基于反馈信号196-2生成输出180。
[0014]诸如数据时钟204之类的时钟被提供至误差比较器模块112和数据比较器模块116中的每个模块。例如，被提供至误差比较器模块112和数据比较器模块116的数据时钟204可以是同一时钟。
[0015]图2示出接收器路径220，包括通信信道224、均衡器228、误差比较器模块232、奇数据比较器模块236以及偶数据比较器模块240。误差比较器模块232、奇数据比较器模块236和偶数据比较器模块240中的每个模块接收均衡器228的输出244并且相应地提供相应的数字输出248、252和256至数字适配模块260。数字适配模块260基于数字输出248、252和256提供相应的反馈信号264-1、264-2和264-3 (统称为反馈信号264)，并且生成数字输出268。
[0016]接收器路径220可以对应于例如超高速接收器路径。在超高速接收器路径中，误差比较器模块232、奇数据比较器模块236和偶数据比较器模块240中的每个模块可以按照数据速率的一半(例如数据由接收器路径220接收所用速率的一半)进行时钟定时。因此，误差比较器模块232、奇数据比较器模块236和偶数据比较器模块240中的每个模块接收半速率时钟。例如，奇数据比较器模块236接收奇数据时钟272，并且偶数据比较器模块接收偶数据时钟276。奇数据时钟272和偶数据时钟276具有180度的标称相位差。如所示出的，误差比较器模块232接收奇数据时钟272，但是误差比较器模块232可以被配置为接收奇数据时钟272或偶数据时钟276中的任一时钟。
【发明内容】
[0017]一种接收器路径包括第一比较器模块，第一比较器模块被配置为基于经由接收器路径接收的信号生成第一数字输出信号。第一数字输出信号指示接收的信号中的第一数据和与第一比较器模块关联的第一误差之和。第二比较器模块被配置为基于经由接收器路径接收的信号生成第二数字输出信号。第二数字输出信号指示接收的信号中的第二数据和与第二比较器模块关联的第二误差之和。第三比较器模块被配置为基于经由接收器路径接收的信号生成第三数字输出信号。第三数字输出信号指示接收的信号中的第一数据。第四比较器模块被配置为基于经由接收器路径接收的信号生成第四数字输出信号。第四数字输出信号指示接收的信号中的第二数据。
[0018]在其它特征中，第一误差对应于奇误差，第二误差对应于偶误差，第一数据对应于奇数据，并且第二数据对应于偶数据。第一比较器模块和第三比较器模块接收第一时钟信号，并且第二比较器模块和第四比较器模块接收第二时钟信号。第一时钟信号是奇时钟信号，并且ii)第二时钟信号是偶时钟信号。第一时钟信号和第二时钟信号具有大约180度的相位差。
[0019]在其它特征中，第一采样器被配置为提供接收的信号的第一样本至第一比较器模块和第三比较器模块。第一样本对应于接收的信号中的第一数据。第二采样器被配置为提供接收的信号的第二样本至第二比较器模块和第四比较器模块。第二样本对应于接收的信号中的第二数据。
[0020]一种用于操作接收器路径的方法包括基于经由接收器路径接收的信号生成第一数字输出信号，其中第一数字输出信号指示接收的信号中的第一数据和与第一数字输出信号关联的第一误差之和；基于经由接收器路径接收的信号生成第二数字输出信号，其中第二数字输出信号指示接收的信号中的第二数据和与数字输出信号关联的第二误差之和；基于经由接收器路径接收的信号生成第三数字输出信号，其中第三数字输出信号指示接收的信号中的第一数据；以及基于经由接收器路径接收的信号生成第四数字输出信号，其中第四数字输出信号指示接收的信号中的第二数据。
[0021]在其它特征中，第一误差对应于奇误差，第二误差对应于偶误差，第一数据对应于奇数据，并且第二数据对应于偶数据。生成第一数字输出信号和生成第三数字输出信号包括接收第一时钟信号，并且生成第二数字输出信号和生成第四数字输出信号包括接收第二时钟信号。第一时钟信号是奇时钟信号，并且第二时钟信号是偶时钟信号。第一时钟信号和第二时钟信号具有大约180度的相位差。
[0022]在其它特征中，生成第一数字输出信号和生成第三数字输出包括生成接收的信号的第一样本。第一样本对应于接收的信号中的第一数据。生成第二数字输出信号和生成第四数字输出信号包括生成接收的信号的第二样本。第二样本对应于接收的信号中的第二数据。
[0023]本公开内容的另外适用方面将根据【具体实施方式】、权利要求和附图变得显而易见。【具体实施方式】和特定示例仅旨在说明的目的，而不旨在限制本公开内容的范围。
【专利附图】
【附图说明】
[0024]图1是接收器路径的功能框图。
[0025]图2是包括奇数据比较器模块和偶数据比较器模块的接收器路径的功能框图。
[0026]图3是包括奇误差比较器模块和偶误差比较器模块的接收器路径的功能框图。
[0027]图4是包括共享的奇偶电路路径的接收器路径的功能框图。
[0028]图5图示操作接收器路径的方法。
[0029]在附图中，可以重复使用附图标记以标识相似和/或相同的元件。
【具体实施方式】
[0030]在具有分别接收奇数据时钟和偶数据时钟的奇数据比较器模块和偶数据比较器模块的接收器路径中，奇数据时钟和偶数据时钟可能未完全对准。因此，如果使用奇数据时钟和偶数据时钟之一对接收器路径中的误差比较器模块进行时钟定时，则在误差比较器模块与数据比较器模块之间可能存在失配。根据本公开内容的原理的接收器路径包括奇误差比较器模块和偶误差比较器模块两者。奇误差比较器模块接收奇数据时钟，并且偶误差比较器模块接收偶数据时钟。
[0031]图3示出接收器路径300，包括通信信道304、均衡器308、奇误差比较器模块312、偶误差比较器模块316、奇数据比较器模块320以及偶数据比较器模块324。奇误差比较器模块312、偶误差比较器模块316、奇数据比较器模块320和偶数据比较器模块324中的每个模块接收均衡器308的输出328并且相应地提供相应的数字输出332、336、340和344至数字适配模块348。数字适配模块348基于数字输出332、336、340和344提供相应的反馈信号352-1、352-2、352-3和352-4 (统称为反馈信号352)，并且生成数字输出356。
[0032]相应地，在数字适配模块348与奇误差比较器模块312、偶误差比较器模块316、奇数据比较器模块320和偶数据比较器模块324中的每个模块之间形成相应的自适应回路。例如，数字输出332和反馈信号352-1形成在奇误差比较器模块312与数字适配模块348之间的第一自适应回路。数字输出336和反馈信号352-2形成在偶误差比较器模块316与数字适配模块348之间的第二自适应回路。数字输出340和反馈信号352-3形成在奇数据比较器模块320与数字适配模块348之间的第三自适应回路。数字输出344和反馈信号352-4形成在偶数据比较器模块324与数字适配模块348之间的第四自适应回路。
[0033]接收器路径300可以对应于例如超高速接收器路径。相应地，奇误差比较器模块312、偶误差比较器模块316、奇数据比较器模块320和偶数据比较器模块324中的每个模块可以按照数据速率的一半(例如数据由接收器路径300接收所用速率的一半)进行时钟定时。奇误差比较器模块312、偶误差比较器模块316、奇数据比较器模块320和偶数据比较器模块324中的每个模块接收半速率时钟。例如,奇数据比较器模块320接收奇数据时钟360，并且偶数据比较器模块324接收偶数据时钟364。奇数据时钟360和偶数据时钟364具有180度的标称相位差。
[0034]进一步地，奇误差比较器模块312还接收奇数据时钟360。相反地，偶误差比较器模块316接收偶数据时钟364。以此方式，误差比较器模块312和316与数据比较器模块320和324之间的失配误差被最小化，这是因为奇误差比较器模块312和奇数据比较器模块320接收同一时钟360，并且偶误差比较器模块316和偶数据比较器模块324接收同一时钟364。
[0035]图4示出接收器路径400，包括通信信道404、均衡器408、奇误差比较器模块412、奇数据比较器模块416、偶误差比较器模块420以及偶数据比较器模块424。奇误差比较器模块412、奇数据比较器模块416、偶误差比较器模块420和偶数据比较器模块424中的每个模块包括相应的求和器428和限幅器432，并且提供相应的数字输出436、440、444和448至数字适配模块452。数字适配模块452基于数字输出436、440、444和448提供相应的反馈信号456-1、456-2、456-3和456-4 (统称为反馈信号456)至奇误差比较器模块412、奇数据比较器模块416、偶误差比较器模块420，并且生成数字输出460。
[0036]奇误差比较器模块412、奇数据比较器模块416、偶误差比较器模块420和偶数据比较器模块424中的每个模块可以按照数据速率的一半(例如数据由接收器路径400接收所用速率的一半)进行时钟定时。奇误差比较器模块412、奇数据比较器模块416、偶误差比较器模块420和偶数据比较器模块424中的每个模块接收半速率时钟。例如，奇误差比较器模块412和奇数据比较器模块416接收奇数据时钟464。偶误差比较器模块420和偶数据比较器模块424接收偶数据时钟468。奇数据时钟464和偶数据时钟468具有180度的标称相位差。
[0037]奇误差比较器模块412和奇数据比较器模块416共用采样器472、求和器476和DFE模块480。例如，在奇误差比较器模块412和奇数据比较器模块416的DFE模块中的一些或者所有DAC可以被移至DFE模块480。虽然如所示出的，奇误差比较器模块412和奇数据比较器模块416仍包括DFE模块484，但是如果所有关联的DAC被移至共用的DFE模块480，则可以去除DFE模块484。采样器472使用奇数据时钟464进行时钟定时。
[0038]相反地，偶误差比较器模块420和偶数据比较器模块424共用采样器488、求和器492和DFE模块496。例如，在偶误差比较器模块420和偶数据比较器模块424的DFE模块中的一些或者所有DAC可以被移至DFE模块496。虽然如所示出的，偶误差比较器模块420和偶数据比较器模块424仍包括DFE模块500，但是如果所有关联的DAC被移至共用的DFE模块496，则可以去除DFE模块500。采样器488使用奇数据时钟468进行时钟定时。
[0039]数字适配模块452分别提供附加的反馈信号504-1和504_2 (统称为反馈信号504)至DFE模块480和496。然而，如果如上所述去除DFE模块484和500，则数字适配模块452可以仅提供反馈信号504而不提供反馈信号456。进一步地，可以从同一时钟数据恢复回路提供或者可以从独立的或部分独立的时钟数据恢复回路提供奇数据时钟464和偶数据时钟468。
[0040]相应地，由于奇误差比较器模块412和奇数据比较器模块416共用采样器472、求和器476和DFE模块480的DAC，所以奇误差比较器模块412与奇数据比较器模块416之间的失配误差被进一步减小。类似地，由于偶误差比较器模块420和偶数据比较器模块424共用采样器488、求和器492和DFE模块496的DAC，所以偶误差比较器模块420与偶数据比较器模块424之间的失配误差被进一步减小。
[0041]图5示出操作包括奇误差比较器模块和偶误差比较器模块两者的接收器路径的方法520。方法520开始于524。在528，方法520对经由通信信道接收的信号采样。在532，采样信号被提供至奇误差比较器模块、奇数据比较器模块、偶误差比较器模块和偶数据比较器模块中的每个模块。在536，奇误差比较器模块、奇数据比较器模块、偶误差比较器模块和偶数据比较器模块基于采样信号和相应的反馈信号来提供相应的数字输出信号。在540，方法520使用数字适配来生成相应的反馈信号并且将其提供至奇误差比较器模块、奇数据比较器模块、偶误差比较器模块和偶数据比较器模块。在544，方法520提供数字输出信号。该方法结束于548。
[0042]以上描述本质上仅是说明性的，且并不旨在限制本公开内容、其应用或使用。本公开内容的广义教导可以用各种形式来实现。因此，虽然本公开内容包括特定示例，但是由于其它修改在研究附图、说明书和下列权利要求之后将变得显而易见，因此本公开内容的真实范围不应当被如此限定。如本文所使用的，短语“A、B、C中的至少一个”应当被理解为意指使用非排他的逻辑OR的逻辑(A或B或C)。应当理解的是，方法内的一个或多个步骤可以按不同顺序(或者同时地)执行而不改变本公开内容的原理。
[0043]在本申请中(包括以下定义)，术语“模块”可以用术语“电路”代替。术语“模块”可以指以下各项的一部分或者包括以下各项:专用集成电路(ASIC)、数字、模拟或混合模拟/数字分立电路；数字、模拟或混合模拟/数字集成电路；组合逻辑电路；现场可编程门阵列(FPGA);执行代码的(共享、专用或组)处理器；存储由处理器执行的代码的(共享、专用或组)存储器；提供所描述的功能的其它适合的硬件部件；或者以上各项中的一些项或者所有项的组合，例如以片上系统的形式。
[0044]如上文所使用的，术语“代码”可以包括软件、固件和/或微代码，并且可以指代程序、例程、函数、类和/或对象。术语“共享处理器”包括执行来自多个模块的一些或所有代码的单个处理器。术语“组处理器”包括与附加处理器组合来执行来自一个或多个模块的一些或所有代码的处理器。术语“共享存储器”包括存储来自多个模块的一些或所有代码的单个存储器。术语“组存储器”包括与附加存储器组合来存储来自一个或多个模块的一些或所有代码的存储器。术语“存储器”是术语“计算机可读介质”的子集。如本文所使用的，术语“计算机可读介质”不包括通过介质(比如在载波上)传播的瞬态电信号或电磁信号；术语“计算机可读介质”因此可以被认为是有形的和非瞬态的。非瞬态、有形计算机可读介质的非限制性示例包括非易失性存储器(比如闪速存储器)、易失性存储器(比如静态随机存取存储器和动态随机存取存储器)、磁存储(比如磁带或硬盘)以及光存储。
[0045]在本申请中描述的装置和方法可以由一个或多个处理器所执行的一个或多个计算机程序部分或者完全实现。计算机程序包括在至少一个非瞬态、有形计算机可读介质上存储的处理器可执行的指令。计算机程序还可以包括和/或依赖于存储的数据。
【权利要求】
1.一种接收器路径，包括: 第一比较器模块，被配置为基于经由所述接收器路径接收的信号生成第一数字输出信号，其中所述第一数字输出信号指示接收的所述信号中的第一数据和与所述第一比较器模块关联的第一误差之和； 第二比较器模块，被配置为基于经由所述接收器路径接收的所述信号生成第二数字输出信号，其中所述第二数字输出信号指示接收的所述信号中的第二数据和与所述第二比较器模块关联的第二误差之和； 第三比较器模块，被配置为基于经由所述接收器路径接收的所述信号生成第三数字输出信号，其中所述第三数字输出信号指示接收的所述信号中的所述第一数据；以及 第四比较器模块，被配置为基于经由所述接收器路径接收的所述信号生成第四数字输出信号，其中所述第四数字输出信号指示接收的所述信号中的所述第二数据。
2.根据权利要求1所述的接收器路径，其中所述第一误差对应于奇误差，所述第二误差对应于偶误差，所述第一数据对应于奇数据，并且所述第二数据对应于偶数据。
3.根据权利要求1所述的接收器路径，其中i)所述第一比较器模块和所述第三比较器模块接收第一时钟信号，并且ii)所述第二比较器模块和所述第四比较器模块接收第二时钟信号。
4.根据权利要求3所述的接收器路径，其中i)所述第一时钟信号是奇时钟信号，并且ii)所述第二时钟信号是偶时钟信号。
5.根据权利要求3所述的接收器路径，其中所述第一时钟信号和所述第二时钟信号具有大约180度的相位差。
6.根据权利要求3所述的接收器路径，进一步包括: 第一采样器，被配置为提供接收的所述信号的第一样本至所述第一比较器模块和所述第三比较器模块，其中所述第一样本对应于接收的所述信号中的所述第一数据；以及 第二采样器，被配置为提供接收的所述信号的第二样本至所述第二比较器模块和所述第四比较器模块，其中所述第二样本对应于接收的所述信号中的所述第二数据。
7.根据权利要求6所述的接收器路径，其中i)所述第一采样器接收所述第一时钟信号，并且ii)所述第二采样器接收所述第二时钟信号。
8.根据权利要求6所述的接收器路径，进一步包括: 第一判决反馈估计模块，被配置为i)修改所述第一样本，并且ii)提供修改的所述第一样本至所述第一比较器模块和所述第三比较器模块；以及 第二判决反馈估计模块，被配置为i)修改所述第二样本，并且ii)提供修改的所述第二样本至所述第二比较器模块和所述第四比较器模块。
9.根据权利要求8所述的接收器路径，其中i)所述第一判决反馈估计模块被配置为基于第一反馈信号修改所述第一样本，并且ii)所述第二判决反馈估计模块被配置为基于第二反馈信号修改所述第二样本。
10.根据权利要求9所述的接收器路径，进一步包括数字适配模块，所述数字适配模块被配置为: 基于所述第一数字输出信号和所述第三数字输出信号，生成所述第一反馈信号；并且 基于所述第二数字输出信号和所述第三数字输出信号，生成所述第二反馈信号。
11.一种用于操作接收器路径的方法，所述方法包括: 基于经由所述接收器路径接收的信号，生成第一数字输出信号，其中所述第一数字输出信号指示接收的所述信号中的第一数据和与所述第一数字输出信号关联的第一误差之和； 基于经由所述接收器路径接收的所述信号，生成第二数字输出信号，其中所述第二数字输出信号指示接收的所述信号中的第二数据和与所述数字输出信号关联的第二误差之和； 基于经由所述接收器路径接收的所述信号，生成第三数字输出信号，其中所述第三数字输出信号指示接收的所述信号中的所述第一数据；以及 基于经由所述接收器路径接收的所述信号，生成第四数字输出信号，其中所述第四数字输出信号指示接收的所述信号中的所述第二数据。
12.根据权利要求11所述的方法，其中所述第一误差对应于奇误差，所述第二误差对应于偶误差，所述第一数据对应于奇数据，并且所述第二数据对应于偶数据。
13.根据权利要求11所述的方法，其中生成所述第一数字输出信号和生成所述第三数字输出信号包括接收第一时钟信号，并且其中生成所述第二数字输出信号和生成所述第四数字输出信号包括接收第二时钟信号。
14.根据权利要求13所述的方法，其中i)所述第一时钟信号是奇时钟信号，并且ii)所述第二时钟信号是偶时钟信号。
15.根据权利要求13所述的方法，其中所述第一时钟信号和所述第二时钟信号具有大约180度的相位差。
16.根据权利要求13所述的方法，其中: 生成所述第一数字输出信号和生成所述第三数字输出包括生成接收的所述信号的第一样本，其中所述第一样本对应于接收的所述信号中的所述第一数据；并且 生成所述第二数字输出信号和生成所述第四数字输出信号包括生成接收的所述信号的第二样本，其中所述第二样本对应于接收的所述信号中的所述第二数据。
17.根据权利要求16所述的方法，其中i)生成所述第一样本包括接收所述第一时钟信号，并且ii)生成所述第二样本包括接收所述第二时钟信号。
18.根据权利要求16所述的方法，进一步包括: 修改所述第一样本；以及 修改所述第二样本。
19.根据权利要求18所述的方法，其中修改所述第一样本包括基于第一反馈信号修改所述第一样本，并且其中修改所述第二样本包括基于第二反馈信号修改所述第二样本。
20.根据权利要求19所述的方法，进一步包括: 基于所述第一数字输出信号和所述第三数字输出信号，生成所述第一反馈信号；以及 基于所述第二数字输出信号和所述第三数字输出信号，生成所述第二反馈信号。
【文档编号】H04B1/10GK104052508SQ201410088861
【公开日】2014年9月17日 申请日期:2014年3月11日 优先权日:2013年3月12日
【发明者】S·塞勒沙恩 申请人:马维尔国际贸易有限公司