用于流水线型模数转换器的动态比较器的制造方法
【专利摘要】本发明公开了一种用于流水线型模数转换器的动态比较器，包括三种动态比较器。动态比较器一通过输入管的宽长比的非对称设置，能够实现比较电平为±Vref/4。动态比较器二的输入管的尺寸相同、且两个差分输入端都包括3个并联的NMOS管，各输入端中2个NMOS管接模拟信号的一个差分信号、一个NMOS管接参考信号的一个差分信号，能够实现比较电平为±Vref/2。动态比较器三的输入管对称设置且各差分端都只有一个NMOS管，能够实现比较电平为0V。本发明能分别实现±Vref/4，0和±Vref/2的比较电平，在满足准确性要求的前提下，实现高速、低功耗，从而适合于流水线模数转换器的应用。
【专利说明】用于流水线型模数转换器的动态比较器
【技术领域】
[0001] 本发明涉及一种半导体集成电路，特别是涉及一种用于流水线型模数转换器的动 态比较器。
【背景技术】
[0002] 在现有的流水线模数转换器结构中，1. 5位每级（1. 5-bit/stage)的级模块以下 简称1. 5位级模块的应用十分广泛，1. 5位级模块的子模数转换器模块输出的数字信号为2 位数据，2位数据的有效值分别为〇〇, 01和10 ; 11为冗余码。如图1所示，是现有流水线型模 数转换器的结构示意图；现有流水线型模数转换器包括N级级模块，第1至N-1级级模块都 为1. 5位级模块1，第N级级模块也即最后一级级模块为2位级模块2, 2位级模块2为2位 闪电式模数转换器（2_bit Flash ADC)，第1级级模块1的输入端为模拟信号输入端Analog in并输入模拟信号Vi，各1. 5位级模块1和2位级模块2都输出2位数据（2-bits)，且各 级模块输出的2位数据都输入到数字校正电路3中，数字校正电路3的输出端为数字信号 输出端Digital Out，数字校正电路3对输入的数据进行校正后形成数字信号Do输出。
[0003] 各1. 5位级模块1包括采样保持模块（S/H) 4、子模数转换器（Sub-ADC) 6、子数模 转换器（Sub-DAC)7和增益放大器5,采样保持模块4对模拟输入信号Vinl进行采样，子模 数转换器6对模拟输入信号Vinl进行数字化后输出2位数据，子数模转换器7将子模数转 换器6输出的2位数据转换为模拟信号输出，该模拟信号和模拟输入信号Vinl的差值被 增益放大器5放大后作为下一级级模块的模拟输入信号。子模数转换器6包括2个比较 器8, 2个比较器8的比较电平分别为ν@/4和-V@/4,分别用于实现模拟输入信号Vin和 Vref/4和-Vref/4之间的比较，比较结果输入到译码器11中，并由译码器11形成2位数据输 出。为参考电平。
[0004] 2位级模块2包括3个比较器，2个比较器9的比较电平分别为分别为Vref/2 和-V ref/2,分别用于实现模拟输入信号Vin2和Vref/2和-\ef/2之间的比较；比较器10的 比较电平为〇伏，用于实现模拟输入信号Vin2和0伏之间的比较。3个比较器输出的比较 结果输入到译码器12中，并由译码器12形成2位数据输出即2-bit Digital Output。
[0005] 在流水线模数转换器中，模数转换的工作主要由上述比较器8、9和10完成，因此 比较器的性能对整体模数转换器的性能有很大的影响。
[0006] 在实际的应用中，比较电平的偏移会严重影响比较器的准确性。为了得到准确的 比较结果，现有比较器需要复杂的电路产生准确的比较电平。但是在1. 5-bit/stage中，通 过降低级间增益，使比较电平的偏移只要不超过VMf/4,就不会因为溢出而造成数据丢失。 同时，数字校正的使用，可以使前一级电路中由于比较电平的偏移而造成的误差通过后一 级电路校正。因此，大大降低了对比较器准确性的要求，而更多的考虑提高速度，降低功耗 和面积。动态比较器没有静态功耗，而且面积小，很适合作为流水线模数转换器中的比较器 结构。
【发明内容】
[0007] 本发明所要解决的技术问题是提供一种用于流水线型模数转换器的动态f较器， 能分别实现土VMf/4,0和土V ref/2的比较电平，在满足准确性要求的前提下，实现高速、低 功耗，从而适合于流水线模数转换器的应用。
[0008] 为解决上述技术问题，本发明提供一种用于流水线型模数转换器的动态比较器， 流水线型模数转换器包括由N级级模块组成的流水线模数转换结构，第1至N- 1级级模块 都为1.5位级模块，第N级级模块为2位级模块。
[0009] 各所述1. 5位级模块的子模数转换器都包括两个动态比较器一，分别用于第一模 拟输入信号和V&/4之间、第一模拟信号和_V rrf/4之间的比较；所述2位级模块中包括两个 动态比较器二和一个动态比较器三，两个所述动态比较器二分别用于第二模拟输入信号和 VMf/2之间、第二模拟输入信号和_Vref/2之间的比较，所述动态比较器三用于第二模拟输入 信号和〇电位的比较；V Mf表示参考信号。
[0010] 所述动态比较器一包括：
[0011] 第一 NM0S管和第二NM0S管，所述第一 NM0S管和所述第二NM0S管的源极都接地， 所述第一 NM0S管和所述第二NM0S管栅极连接第一模拟输入信号的差分对。
[0012] 第三M0S管和第四NM0S管，所述第三M0S管的源极和所述第一 NM〇S管的漏极连 接，所述第四NM0S管的源极和所述第二NM0S管的漏极连接，所述第三NM〇S管和所述第四 NM0S管的栅极都接锁存信号。
[0013] 第五NM0S管、第六NM0S管、第一 PM0S管、第二PM0S管、第三PM0S管和第四PM0S 管，所述第五NM0S管的源极连接所述第三NM0S管的漏极，所述第六NM0S管的源极连接所 述第四NM0S管的漏极；所述第五NM0S管的漏极、所述第一 PM0S管的漏极、所述第二PM0S 管的漏极、所述第六NM0S管的栅极、所述第三PM0S管的栅极都连接在第一节点；所述第六 NM0S管的漏极、所述第三PM0S管的漏极、所述第四PM0S管的漏极、所述第五NM〇S管的栅 极、所述第二PM0S管的栅极都连接在第二节点；所述第一 PM0S管、所述第二PM0S管、所述 第三PM0S管和所述第四PM0S管的源极都接电源电压；所述第一 PM0S管和所述第四PM0S 管的栅极都接所述锁存信号；所述第一节点和所述第二节点分别通过一反相器输出第一数 字信号对。 _
[0014] 所述动态比较器一在输入正相连接时用于第一模拟输入信号和之间的比 较，此时，所述第一 NM0S管的栅极连接所述第一模拟输入信号的差分对的正相信号、所述 第二NM0S管栅极连接所述第一模拟输入信号的差分对的反相信号。
[0015] 所述动态比较器一在输入反相连接时用于第一模拟输入信号和_Vref/4之间的比 较，此时，所述第一 NM0S管的栅极连接所述第一模拟输入信号的差分对的反相信号、所述 第二NM0S管栅极连接所述第一模拟输入信号的差分对的正相信号。
[0016] 所述第二NM0S管的沟道的第一宽长比大于所述第一 NM0S管的沟道的第二宽长 比，所述第一宽长比和所述第二宽长比的差值越大，所述动态比较器一的内置比较电平也 越大，通过所述第一宽长比和所述第二宽长比的设置使得所述动态比较器一的内置比较电 平在输入正相连接时为V ref/4、在输入反相连接时为_Vref/4。
[0017] 所述动态比较器二包括：
[0018] 尺寸相同且都工作于线性区的第七NM0S管、第八NM0S管、第九NM0S管、第十NM0S 管、第十一 NMOS管和第十二NMOS管，所述第七NMOS管和所述第九NMOS管的栅极连接所述 第二模拟输入信号的差分对的正相信号，所述第八NM〇S管和所述第十NM〇S管的栅极连接 所述第二模拟输入信号的差分对的反相信号，所述第十一 NMOS管和所述第十二NMOS管的 栅极连接所述参考信号的差分对；所述第七NMOS管、所述第八NM〇S管、所述第九NMOS管、 所述第十NMOS 管、所述第^^一 NMOS管和所述第十二NMOS管的源极都连接地。
[0019] 第十三NM0S管和第十四NM0S管，所述第七NM0S管、所述第九NM0S管、所述第i^一 NM0S管的漏极都连接所述第十三NM0S管的源极，所述第八NM0S管、所述第十NMOS管、所述 第十二NM0S管的漏极都连接所述第十四M0S管的源极；所述第十三NM0S管和所述第十四 NM0S管的栅极都接所述锁存信号。
[0020] 第十五NM0S管、第十六NM0S管、第五PM0S管、第六PM0S管、第七PM0S管和第八 PM0S管，所述第十五NM0S管的源极连接所述第十三NM0S管的漏极，所述第十六NMOS管的 源极连接所述第十四NM0S管的漏极；所述第十五NM0S管的漏极、所述第五PM0S管的漏极、 所述第六PM0S管的漏极、所述第十六NM0S管的栅极、所述第七PM0S管的栅极都连接在第 三节点；所述第十六NM〇S管的漏极、所述第七PM0S管的漏极、所述第八PM0S管的漏极、所 述第十五NM0S管的栅极、所述第六PM0S管的栅极都连接在第四节点；所述第五PM0S管、所 述第六PM0S管、所述第七PM0S管和所述第八PM0S管的源极都接电源电压；所述第五PM0S 管和所述第八PM0S管的栅极都接所述锁存信号。
[0021] 由第一或非门和第二或非门连接形成的锁存器，所述第三节点通过一反相器连接 到所述第一或非门的第一输入端，所述第二或非门的输出端连接到所述第一或非门的第二 输入端；所述第四节点通过一反相器连接到所述第二或非门的第一输入端，所述第一或非 门的输出端连接到所述第二或非门的第二输入端，所述第一或非门和所述第二或非门输出 端输出第二数字信号对。
[0022] 当所述动态比较器二用于第二模拟输入信号和Vref/2之间的比较时，所述第^^一 NM0S管的栅极连接所述参考信号的差分对的反相信号、所述第十二NM〇S管的栅极连接所 述参考信号的差分对的正相信号；
[0023] 当所述动态比较器二用于第二模拟输入信号和_Vref/2之间的比较时，所述第十一 NM0S管的栅极连接所述参考信号的差分对的正相信号、所述第十二NM〇S管的栅极连接所 述参考信号的差分对的反相信号。
[0024] 所述动态比较器三包括：
[0025] 尺寸相同且都工作于线性区的第十七NM0S管和第十八NM0S管，所述第十七NM0S 管的栅极连接所述第二模拟输入信号的差分对的正相信号，所述第十八匪呢管的栅极连 接所述第二模拟输入信号的差分对的反相信号；所述第十七NM〇S管和所述第十八醒〇S管 的源极都连接地。
[0026] 第十九NM0S管和第二十NM0S管，所述第十七NM0S管的漏极连接所述第十九NM0S 管的源极，所述第十八NM〇S管的漏极连接所述第二十M0S管的源极；所述第十九NMOS管和 所述第二十NM0S管的栅极都接所述锁存信号。
[0027] 第二i^一 NM0S管、第二十二NM0S管、第九PM0S管、第十PM0S管、第i^一 PM0S管 和第十二PM0S管，所述第二十一 NM0S管的源极连接所述第十九NM0S管的漏极，所述第 二十二NM0S管的源极连接所述第二十NM0S管的漏极；所述第二十一 NM〇S管的漏极、所述 第九PMOS管的漏极、所述第十PMOS管的漏极、所述第二十二NM〇S管的栅极、所述第十一 PM0S管的栅极都连接在第五节点；所述第二十二nM〇S管的漏极、所述第十一 PM0S管的漏 极、所述第十二PMOS管的漏极、所述第二^一 NM0S管的栅极、所述第十PMOS管的栅极都连 接在第六节点；所述第九PMOS管、所述第十PMOS管、所述第十一 PMOS管和所述第十二PMOS 管的源极都接电源电压；所述第九PMOS管和所述第十二PMOS管的栅极都接所述锁存信号。 [0028]由第三或非门和第四或非门连接形成的锁存器，所述第五节点通过一反相器连接 到所述第三或非门的第一输入端，所述第四或非门的输出端连接到所述第三或非门的第二 输入端；所述第六节点通过一反相器连接到所述第四或非门的第一输入端，所述第三或非 门的输出端连接到所述第四或非门的第二输入端，所述第三或非门和所述第四或非门输出 端输出第三数字信号对。
[0029]进一步的改进是，各所述L 5位级模块的子模数转换器的一个所述动态比较器一 输出所述第一模拟输入信号和Vref/4之间的比较形成的所述第一数字信号对、另一个所述 动态比较器一输出所述第一模拟输入信号和-V ref/4之间的比较形成的所述第一数字信号 对，两组所述第一数字信号对输入到译码器中形成各所述1. 5位级模块的2位数据输出。 [0030] 进一步的改进是，所述2位级模块的一个所述动态比较器二输出所述第二模拟输 入信号和Vref/2之间的比较形成的所述第二数字信号对、另一个所述动态比较器二输出所 述第二模拟输入信号和-vref/2之间的比较形成的所述第二数字信号对，所述动态比较器三 输出所述第二模拟输入信号和0电位之间的比较形成的所述第三数字信号对，两组所述第 二数字信号对和一组所述第三数字信号对输入到译码器中形成所述2位级模块的2位数据 输出。
[0031] 本发明通过设置三种动态比较器，能比较准确的实现士Vref/4,0和土V ref/2的比 较电平，在满足准确性要求的前提下，能实现高速和低功耗，从而适合于流水线模数转换器 的应用。
【专利附图】
【附图说明】
[0032] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0033] 图1是现有流水线型模数转换器的结构示意图；
[0034] 图2是本发明实施例的动态比较器一的电路图；
[0035] 图3是本发明实施例的动态比较器一的比较电平为Vref/4时的仿真曲线；
[0036] 图4是图3的仿真曲线的放大图；
[0037] 图5本发明实施例的动态比较器二的电路图；
[0038] 图6本发明实施例的动态比较器三的电路图；
[0039] 图7本发明实施例的采用了动态比较器二和三的2位级模块的仿真曲线。
【具体实施方式】
[0040] 本发明实施例的动态比较器是用于如图1所示的流水线型模数转换器中；流水线 型模数转换器包括由N级级模块组成的流水线模数转换结构，第1至N-1级级模块都为l 5 位级模块1，第N级级模块为2位级模块2。
[0041] 所述2位级模块2为2位闪电式模数转换器（2-bit Flash ADC)，第1级级模块丄 的输入端为模拟信号输入端Analog in并输入模拟信号Vi，各所述1. 5位级模块1和所述 2位级模块2都输出2位数据（2-bits)，且各级模块输出的2位数据都输入到数字校正电 路3中，所述数字校正电路3的输出端为数字信号输出端Digital Out，所述数字校正电路 3对输入的数据进行校正后形成数字信号Do输出。
[0042] 各所述1. 5位级模块1包括采样保持模块（S/H) 4、子模数转换器（Sub-ADC) 6、子 数模转换器（Sub-DAC) 7和增益放大器5,所述采样保持模块4对第一模拟输入信号Vinll 进行采样，所述子模数转换器6对第一模拟输入信号Vinll进行数字化后输出2位数据，所 述子数模转换器7将所述子模数转换器6输出的2位数据转换为模拟信号输出，该模拟信 号和第一模拟输入信号Vinl 1的差值被增益放大器5放大后作为下一级级模块的模拟输入 信号。
[0043] 各所述1. 5位级模块1的子模数转换器6都包括两个动态比较器一 8,分别用于第 一模拟输入信号Vinl和Vrcf/4之间、第一模拟信号和-V#/4之间的比较；所述2位级模块 2中包括两个动态比较器二9和一个动态比较器三10,两个所述动态比较器二9分别用于 第二模拟输入信号Vin2和V@/2之间、第二模拟输入信号Vin2和-V rrf/2之间的比较，所述 动态比较器三10用于第二模拟输入信号Vin2和0电位的比较；Vref表示参考信号Vref。
[0044] 如图2所示，是本发明实施例的动态比较器一的电路图，所述动态比较器一 8包 括：
[0045] 第一 NM0S管MN1和第二NM0S管MN2,所述第一 NM0S管MN1和所述第二NM0S管 丽2的源极都接地GND，所述第一 NM0S管MN1和所述第二NM0S管MN2作为输入管，所述第 一 NM0S管MN1和所述第二NM0S管MN2栅极连接第一模拟输入信号Vinl的差分对。
[0046] 第三M0S管MN3和第四NM0S管MN4,所述第三M0S管MN3的源极和所述第一 NM0S 管MN1的漏极连接，所述第四NM0S管MN4的源极和所述第二NM0S管MN2的漏极连接，所述 第三NM0S管和所述第四NM0S管MN4的栅极都接锁存信号Latch。
[0047] 第五 NM0S 管 MN5、第六 NM0S 管 MN6、第一 PM0S 管 MP1、第二 PM0S 管 MP2、第三 PM0S 管MP3和第四PM0S管MP4,所述第五NM0S管MN5的源极连接所述第三NM0S管的漏极，所述 第六NM0S管MN6的源极连接所述第四NM0S管MN4的漏极；所述第五NM0S管MN5的漏极、 所述第一 PM0S管MP1的漏极、所述第二PM0S管MP2的漏极、所述第六NM0S管MN6的栅极、 所述第三PM0S管MP3的栅极都连接在第一节点；所述第六NM〇S管MN 6的漏极、所述第三 PM0S管MP3的漏极、所述第四PM0S管MP4的漏极、所述第五NM0S管MN5的栅极、所述第二 PM0S管MP2的栅极都连接在第二节点；所述第一 PM0S管MP1、所述第二PM0S管MP2、所述 第三PM0S管MP3和所述第四PM0S管MP4的源极都接电源电压VDD ;所述第一 PM0S管MP1 和所述第四PM0S管MP4的栅极都接所述锁存信号Latch ;所述第一节点和所述第二节点^ 别通过一反相器输出第一数字信号对Dla和DOa。和所述第一节点相连的反相器由NM〇s管 Ml和PM0S管M2连接而成，和所述第二节点相连的反相器由管M3和PM0S管M4连接 而成。
[0048] 所述动态比较器一 8在输入正相连接时用于第一模拟输入信号Vinl和Vref/4之 间的比较，此时，所述第一 NM0S管MN1的栅极连接所述第一模拟输入信号Vinl的差分对的 正相信号inpl、所述第二NM0S管MN2栅极连接所述第一模拟输入信号 vinl的差分对的反 相信号innl。所述动态比较器一 8在输入正相连接对应于图2所示结构。
[0049] 所述动态比较器一 8在输入反相连接时用于第一模拟输入信号Vin]·和-vre；f/4之 间的比较，此时，所述第一 NM0S管MN1的栅极连接所述第一模拟输入信号Vinl的差分对的 反相信号innl、所述第二NM0S管MN2栅极连接所述第一模拟输入信号Vinl的差分对的正 相信号inpl ;所述动态比较器一 8在输入反相连接在图2所示结构的基础上将所述第一模 拟输入信号Vinl的差分对的正反相信号连接关系互换即可。
[0050] 所述第二NM0S管丽2的沟道的第一宽长比大于所述第一 NM〇S管藤1的沟道的第 二宽长比，所述第一宽长比和所述第二宽长比的差值越大，所述动态比较器一 8的内置比 较电平也越大，通过所述第一宽长比和所述第二宽长比的设置使得所述动态比较器一 8的 内置比较电平在输入正相连接时为Vref/4、在输入反相连接时为_V ref/4。
[0051] 如图3所示，是本发明实施例的动态比较器一的比较电平为Vref/4时的仿真曲 线；图4是图3的仿真曲线的放大图。曲线101为所述锁存信号Latch的曲线，曲线102为 所述第一数字信号Dla的曲线，曲线103为所述第一数字信号DOa的曲线，曲线104为所述 第一模拟输入信号Vinl的曲线。
[0052] 本发明实施例的所述动态比较器一 8采用了反相交叉耦合的动态锁存比较器结 构，该结构有两种工作模式：复位模式和锁存模式。
[0053] 当所述锁存信号Latch为低电平，所述动态比较器一 8工作在复位模式，此时所述 第一 PM0S管MP1和所述第四PM0S管MP4导通，所述第三NM0S管MN3和所述第四NM0S管 MN4截止，所述第一 PM0S管MP1和所述第四PM0S管MP4的漏端电压上拉到电源电压VDD， 输出DlaD0a=00,即所述第一数字信号对Dla和DOa都为0。
[0054] 当Latch为高电平，所述动态比较器一8工作在锁存模式，此时所述第一 PM0S管 MP1和所述第四PM0S管MP4截止，所述第三NM0S管MN3和所述第四NM0S管MN4导通，同 时所述第五NM〇S管MN5、所述第六NM0S管MN6、所述第二PM0S管MP2和所述第三PM0S管 MP3也导通，形成放大支路，将所述第一模拟输入信号Vinl的差分对信号inpl和innl的差 值放大后输出。所述第五NM〇S管MN5、所述第六NM0S管MN6、所述第二PM0S管MP2和所述 第三PM0S管MP3构成了类似两个反相器首尾相接的锁存器，可以将输出的大电压迅速上拉 到电源电压VDD，小电压迅速下拉到地GND，再经过由NM0S管Ml和PM0S管M2以及NM0S管 M3和PM0S管M4构成的反相器输出，增大驱动能力。
[0055] 在所述动态比较器一 8中，通过使输入管即所述第一NM0S管MN1和所述第二NM0S 管丽2的尺寸保持一定的偏差，可以实现内置比较电平。如果所述第二NM0S管丽2的宽长 比大于所述第一 NM0S管丽1，可以实现正的比较电平，此时对应于所述动态比较器一8在输 入正相连接时的情形。如果采用图2所示的连接输入正相连接方式，所述第二NM〇S管MN2 的宽长比小于所述第一 NM0S管丽1，可以实现负的比较电平；本发明实施例中，所述第二 NM0S管丽2的宽长比还是设置为大于所述第一NM0S管丽1，但是采用输入反相连接，同样 可以到达相同负的比较电平。当所述第一模拟输入信号Vinl的差分输入电压（inpl-imil) 大于或小于内置比较电平时，所述动态比较器一 8会产生不同的输出结果。下面以内置比 较电平为l/4VMf为例，对所述动态比较器一 8进行仿真，其中锁存信号Latch为100MHz的 脉冲信号，所述第一模拟输入信号Vinl的差分信号（inpl-innl)为-0· 4V?0. 4V的斜坡 信号时，那么比较电平为1/4 ·〇. 4V=0. IV。整体仿真结果如图3所示，当锁存信号Latch为 低电平，Dla=D0a=0,所述动态比较器一 8处于复位状态；当锁存信号Latch为高电平，所述 第一模拟输入信号Vinl低于比较电平，Dla=l，D0a=0 ;当Latch为高电平，所述第一模拟输 入信号Vinl高于比较电平，Dla=0, Dla=l。在图4中，可以清楚的看到，在所述第一模拟输 入信号Vinl约为102.72mV时，DlaDOa的状态由10转变为01，这与理想的比较电平相差仅 仅2. 72mV，远低于Vref/4即0· IV，在1. 5-bit/Stage的结构中可以被校正。所以本发明实 施例的所述动态比较器一能够实现土Vw/4的比较电平。
[0056] 如图5所示，本发明实施例的动态比较器二的电路图；所述动态比较器二9包括：
[0057] 尺寸相同且都工作于线性区的第七NM0S管丽7、第八NM〇S管MN8、第九NM0S管 MN9、第十NM0S管MN10、第?^一 NM0S管MN11和第十二NM0S管MN12,所述第七NM0S管丽7和 所述第九NM0S管MN9的栅极连接所述第二模拟输入信号Vin2的差分对的正相信号inp2， 所述第八NM〇S管MN8和所述第十NM0S管MN10的栅极连接所述第二模拟输入信号Vin2的 差分对的反相信号inn2,所述第十一 NM0S管MN11和所述第十二NM〇S管MN12的栅极连接 所述参考信号Vref的差分对；所述第七NM0S管MN7、所述第八NM0S管MN8、所述第九NM0S 管MN9、所述第十NM0S管MN10、所述第^^一 NM0S管MN11和所述第十二NM〇S管MN12的源 极都连接地GND。
[0058] 第十三NM0S管MN13和第十四NM0S管MN14,所述第七NM〇S管MN7、所述第九NM0S 管MN9、所述第i^一 NM0S管MN11的漏极都连接所述第十三NM0S管MN13的源极，所述第八 NM0S管MN8、所述第十NM0S管MN10、所述第十二NM0S管MN12的漏极都连接所述第十四M0S 管的源极；所述第十三NM〇S管MN13和所述第十四NM0S管MN14的栅极都接所述锁存信号 Latch ；
[0059] 第十五NM0S管MN15、第十六NM0S管MN16、第五PM0S管MP5、第六PM0S管MP6、第 七PM0S管MP7和第八PM0S管MP8,所述第十五NM0S管丽15的源极连接所述第十三NM0S 管丽13的漏极，所述第十六NM0S管丽16的源极连接所述第十四NM〇S管丽14的漏极；所 述第十五NM0S管MN15的漏极、所述第五PM0S管MP5的漏极、所述第六PM0S管MP6的漏极、 所述第十六NM0S管MN16的栅极、所述第七PM0S管MP7的栅极都连接在第三节点；所述第 十六NM0S管MN16的漏极、所述第七PM0S管MP7的漏极、所述第八PM0S管MP8的漏极、所 述第十五NM0S管丽15的栅极、所述第六PM0S管MP6的栅极都连接在第四节点；所述第五 PM0S管MP5、所述第六PM0S管MP6、所述第七PM0S管吧7和所述第八PM0S管MP8的源极都 接电源电压VDD ;所述第五PM0S管MP5和所述第八PM0S管MP8的栅极都接所述锁存信号 Latch〇
[0060] 由第一或非门105a和第二或非门105b连接形成的锁存器，所述第三节点通过一 由NM0S管M5和PM0S管M6连接形成的反相器连接到所述第一或非门l〇5a的第一输入端， 所述第二或非门l〇5b的输出端连接到所述第一或非门105a的第二输入端；所述第四节点 通过一由NM0S管M7和PM0S管M8连接形成的反相器连接到所述第二或非门l〇5b的第一 输入端，所述第一或非门l〇5a的输出端连接到所述第二或非门l〇5b的第二输入端，所述第 一或非门l〇5a和所述第二或非门105b输出端输出第二数字信号对Dlb和DOb。
[0061] 当所述动态比较器二9用于第二模拟输入信号Vin2和-Vref/2之间的比较时，所 述第i^一 NM0S管MN11的栅极连接所述参考信号Vref的差分对的正相信号Vrefp、所述第 十二NM0S管MN12的栅极连接所述参考信号Vref的差分对的反相信号Vrefn。该种连接方 式已在图5中示出。
[0062] 当所述动态比较器二9用于第二模拟输入信号Vin2和Vref/2之间的比较时，所 述第i^一 NM0S管MN11的栅极连接所述参考信号Vref的差分对的反相信号Vrefn、所述第 十二NM0S管丽12的栅极连接所述参考信号Vref的差分对的正相信号Vrefp。该种连接方 式在图5中的基础上将所述参考信号Vref的差分对的正反相信号连接关系对调即可。
[0063] 如图5所示，所述动态比较器二9的下方的所述第七NM0S管顧7、所述第八NM0S管 MN8、所述第九NM0S管MN9、所述第十NM0S管MN10、所述第i^一 NM0S管MN11和所述第十二 NM0S管MN12的尺寸相同，都工作在线性区，相当于受栅压控制的线性电阻，阻值与过驱动 电压（Vcs_V th)成反比。上方由所述第十五NM0S管MN15、所述第十六NM0S管丽16、所述第 六PM0S管MP6和所述第七PM0S管MP7连接形成类似于两个反相器交叉连接而成的锁存结 构，输出结果经过由NM0S管M5、PM0S管M6、NM0S管M7和PM0S管M8构成的反相器驱动后， 再通过由两个第一或非门（N0Rl)105a和所述第二或非门（NOR2)105b构成的锁存器进行锁 存。当锁存信号Latch为低电平时，所述动态比较器二9处于复位状态，输出Dlb=D0b=0 ;当 Latch为高电平，所述动态比较器二9开始工作，如果用&代表左侧所述第七NM0S管MN7、 所述第九NM0S管MN9和所述第i^一 NM0S管MN11形成的第一总电阻，R2代表右侧所述第八 NM0S管MN8、所述第十NM0S管MN10和所述第十二NM0S管MN12形成的第二总电阻，那么对 应的电导即电阻的倒数可以表示为：
[0064] G =从丁 + 了 + 凡C* 7 )
[_\ ^ /7 V L /9 J V ^ ^11 / fw% 1 (Ψλ ψ 1
[0065] Gz= μβοχ{?ηη2-νΛ ~r ^ + 1_V ^ Λ V ^ /?ο J \ ij Jii
[0066] 其中，电导G1为第一总电阻R1的倒数、电导G2为第一总电阻R2的倒数，μ n为 ：fw% (fw) fPF) 电子迁移率，MOS晶体管的栅区单位面积电容，7 7 、7 、下、了、 V 厶 /7 V ^ /9 V ^ /π V ^ /8 V lj /10 (W\ - 分别代表所述第七NM0S管丽7、所述第九NM0S管MN9、所述第十一 NM0S管MN11、所 V ^ /12 述第八NM0S管順8、所述第十NM0S管MN10和所述第十二NM0S管MN12的宽长比，各宽长比 都相同，Vth表示各M0S晶体管的阈值电压。
[0067] 当所述动态比较器二9开始工作时，可以认为两边电导相等，即G1=G2,又因为各 M0S晶体管的尺寸相同使得各宽长比都相同，结果可以简化为：
[0068] mp-inn = --(? -Vtei,)=--Vref :? . z
[0069] 得到的就是该所述动态比较器二9内置的比较电平，可以看出通过改变 dp-υ的值，可以很方便的调节比较电平的大小。只需要将vrefjpvrrfn的位置互换， 就可以得到相反的Vw/2比较电平。
[0070] 如图6所述，本发明实施例的动态比较器三的电路图；所述动态比较器三10包 括：
[0071] 尺寸相同且都工作于线性区的第十七NM0S管MN17和第十八NM0S管MN18,所述第 十七NM0S管MN17的栅极连接所述第二模拟输入信号Vin2的差分对的正相信号inp2,所述 第十八NM0S管丽18的栅极连接所述第二模拟输入信号Vin2的差分对的反相信号inn2 ; 所述第十七NM〇S管丽17和所述第十八NM0S管丽18的源极都连接地GND。
[0072] 第十九NM0S管丽19和第二十顺0S管MN20,所述第十七NM0S管丽17的漏极连 接所述第十九NM0S管丽19的源极，所述第十八NM〇S管MN18的漏极连接所述第二十M0S 管的源极；所述第十九NM〇S管MN19和所述第二十NM〇S管MN2〇的栅极都接所述锁存信号 Latch。
[0073] 第二i^一 NM0S 管 MN21、第二十二 NM0S 管丽22、第九 PM0S 管 MP9、第十 PM0S 管 MP10、第i^一 PM0S管MP11和第十二PM0S管MP12,所述第二^NM0S管丽21的源极连接 所述第十九NM0S管MN19的漏极，所述第二十二NM0S管MN22的源极连接所述第二十NM0S 管丽20的漏极；所述第二i^一 NM0S管丽21的漏极、所述第九PM0S管MP9的漏极、所述第 十PM0S管MP10的漏极、所述第二十二NM0S管MN22的栅极、所述第i^一 PM0S管MP11的栅 极都连接在第五节点；所述第二十二NM0S管丽22的漏极、所述第i^一 PM0S管MP11的漏 极、所述第十二PM0S管MP12 的漏极、所述第二^^一 NM0S管MN21的栅极、所述第十PM0S管 MP10的栅极都连接在第六节点；所述第九PM0S管MP9、所述第十PM0S管MP10、所述第十一 PM0S管MP11和所述第十二PM0S管MP12的源极都接电源电压VDD ;所述第九PM0S管MP9 和所述第十二PM0S管MP12的栅极都接所述锁存信号Latch ;
[0074] 由第三或非门106a和第四或非门106b连接形成的锁存器，所述第五节点通过一 由NM0S管M9和PM0S管M10连接形成的反相器连接到所述第三或非门106a的第一输入端， 所述第四或非门l〇6b的输出端连接到所述第三或非门106a的第二输入端；所述第六节点 通过一由丽0S管Mil和PM0S管M12连接形成的反相器连接到所述第四或非门106b的第 一输入端，所述第三或非门l〇6a的输出端连接到所述第四或非门106b的第二输入端，所述 第三或非门106a和所述第四或非门106b输出端输出第三数字信号对Die和DOc。
[0075] 如图1所示，各所述1. 5位级模块1的子模数转换器6的一个所述动态比较器一 8输出所述第一模拟输入信号Vinl和Vrrf/4之间的比较形成的所述第一数字信号对Dla和 DOa、另一个所述动态比较器一 8输出所述第一模拟输入信号Vinl和-Vref/4之间的比较形 成的所述第一数字信号对Dla和DOa，两组所述第一数字信号对Dla和DOa输入到译码器 11中形成各所述1. 5位级模块的2位数据输出。
[0076] 所述2位级模块2的一个所述动态比较器二9输出所述第二模拟输入信号Vin2和 Vref/2之间的比较形成的所述第二数字信号对Dlb和D0b、另一个所述动态比较器二 9输出 所述第二模拟输入信号Vin2和-Vref/2之间的比较形成的所述第二数字信号对Dlb和D0b， 所述动态比较器三10输出所述第二模拟输入信号Vin 2和0电位之间的比较形成的所述第 三数字信号对Die和D0c，两组所述第二数字信号对Dlb和D0b和一组所述第三数字信号对 Die和D0c输入到译码器12中形成所述2位级模块的2位数据输出。
[0077]由于所述动态比较器三10的比较电平为0,也就是说只是比较inP2和inn2之间 的大小关系，不需要增加额外的晶体管来设置比较电平，所以比较图5和6可知，只需要将 图5所示的所述动态比较器二9中所述第九NM0S管MN9、所述第十NM0S管丽1〇、所述第 i^一 NM〇S管丽11和所述第十二NM0S管MN12去掉即可得到图6所示的所述动态比较器三 10。
[0078]如图7所示，本发明实施例的采用了动态比较器二和三的2位级模块的仿真曲 线，曲线107为所述第二模拟输入信号Vin2的曲线，所述曲线1〇8为所述2位级模块 2通 过所述译码器12输出的2位数据中的高位数据DH的曲线，所述曲线109为所述2位级模 块2通过所述译码器12输出的2位数据中的低位数据DL的曲线；设置锁存信号Latch为 100MHz脉冲信号，所述第二模拟输入信号Vin2的值in=inp2-inn2为-0. 3V?+0.別的 斜坡信号，Vrefp=l. 2V，Vrefn=0. 9V,那么理论上比较电平是+150mV，0和-150mV。仿真结 果如图 7 所示，可以看出，当 in<-143. 4mV，DH=DL=0 ;当-143. 4mV<in<40nV，DH=0, DL=1 ;当 40nV〈in<146mV，DH=1，DL=0 ;当in>146mV，DH=DL=1。所以本发明实施例的所述动态比较器 二和三能够实现〇和土 Vref/2的比较电平。
[0079]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
【权利要求】
1. 一种用于流水线型模数转换器的动态比较器，流水线型模数转换器包括由N级级模 块组成的流水线模数转换结构，第1至N-1级级模块都为1. 5位级模块，第N级级模块为2 位级模块；其特征在于： 各所述1. 5位级模块的子模数转换器都包括两个动态比较器一，分别用于第一模拟 输入信号和VMf/4之间、第一模拟信号和-VMf/4之间的比较；所述2位级模块中包括两个 动态比较器二和一个动态比较器三，两个所述动态比较器二分别用于第二模拟输入信号和 VMf/2之间、第二模拟输入信号和-VMf/2之间的比较，所述动态比较器三用于第二模拟输入 信号和〇电位的比较；表不参考信号； 所述动态比较器一包括： 第一 NMOS管和第二NMOS管，所述第一 NMOS管和所述第二NMOS管的源极都接地，所述 第一 NMOS管和所述第二NMOS管栅极连接第一模拟输入信号的差分对； 第三MOS管和第四NMOS管，所述第三MOS管的源极和所述第一 NMOS管的漏极连接，所 述第四NMOS管的源极和所述第二NMOS管的漏极连接，所述第三NMOS管和所述第四NMOS 管的栅极都接锁存信号； 第五NMOS管、第六NMOS管、第一 PM0S管、第二PM0S管、第三PM0S管和第四PM0S管， 所述第五NMOS管的源极连接所述第三NMOS管的漏极，所述第六NMOS管的源极连接所述第 四NMOS管的漏极；所述第五NMOS管的漏极、所述第一 PM0S管的漏极、所述第二PM0S管的 漏极、所述第六NMOS管的栅极、所述第三PM0S管的栅极都连接在第一节点；所述第六NMOS 管的漏极、所述第三PM0S管的漏极、所述第四PM0S管的漏极、所述第五NMOS管的栅极、所 述第二PM0S管的栅极都连接在第二节点；所述第一 PM0S管、所述第二PM0S管、所述第三 PM0S管和所述第四PM0S管的源极都接电源电压；所述第一 PM0S管和所述第四PM0S管的 栅极都接所述锁存信号；所述第一节点和所述第二节点分别通过一反相器输出第一数字信 号对； 所述动态比较器一在输入正相连接时用于第一模拟输入信号和VMf/4之间的比较，此 时，所述第一 NMOS管的栅极连接所述第一模拟输入信号的差分对的正相信号、所述第二 NMOS管栅极连接所述第一模拟输入信号的差分对的反相信号； 所述动态比较器一在输入反相连接时用于第一模拟输入信号和_VMf/4之间的比较， 此时，所述第一 NMOS管的栅极连接所述第一模拟输入信号的差分对的反相信号、所述第二 NMOS管栅极连接所述第一模拟输入信号的差分对的正相信号； 所述第二NMOS管的沟道的第一宽长比大于所述第一 NMOS管的沟道的第二宽长比，所 述第一宽长比和所述第二宽长比的差值越大，所述动态比较器一的内置比较电平也越大， 通过所述第一宽长比和所述第二宽长比的设置使得所述动态比较器一的内置比较电平在 输入正相连接时为V Mf/4、在输入反相连接时为-VMf/4 ; 所述动态比较器二包括： 尺寸相同且都工作于线性区的第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、 第i^一 NMOS管和第十二NMOS管，所述第七NMOS管和所述第九NMOS管的栅极连接所述第 二模拟输入信号的差分对的正相信号，所述第八NMOS管和所述第十NMOS管的栅极连接所 述第二模拟输入信号的差分对的反相信号，所述第十一 NMOS管和所述第十二NMOS管的栅 极连接所述参考信号的差分对；所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所 述第十NMOS管、所述第i^一 NM0S管和所述第十二NM0S管的源极都连接地； 第十三NM0S管和第十四NM0S管，所述第七NM0S管、所述第九NM0S管、所述第i^一 NM0S管的漏极都连接所述第十三NM0S管的源极，所述第八NM0S管、所述第十NM0S管、所述 第十二NM0S管的漏极都连接所述第十四M0S管的源极；所述第十三NM0S管和所述第十四 NM0S管的栅极都接所述锁存信号； 第十五NM0S管、第十六NM0S管、第五PM0S管、第六PM0S管、第七PM0S管和第八PM0S 管，所述第十五NM0S管的源极连接所述第十三NM0S管的漏极，所述第十六NM0S管的源极 连接所述第十四NM0S管的漏极；所述第十五NM0S管的漏极、所述第五PM0S管的漏极、所述 第六PM0S管的漏极、所述第十六NM0S管的栅极、所述第七PM0S管的栅极都连接在第三节 点；所述第十六NM0S管的漏极、所述第七PM0S管的漏极、所述第八PM0S管的漏极、所述第 十五NM0S管的栅极、所述第六PM0S管的栅极都连接在第四节点；所述第五PM0S管、所述第 六PM0S管、所述第七PM0S管和所述第八PM0S管的源极都接电源电压；所述第五PM0S管和 所述第八PM0S管的栅极都接所述锁存信号； 由第一或非门和第二或非门连接形成的锁存器，所述第三节点通过一反相器连接到所 述第一或非门的第一输入端，所述第二或非门的输出端连接到所述第一或非门的第二输入 端；所述第四节点通过一反相器连接到所述第二或非门的第一输入端，所述第一或非门的 输出端连接到所述第二或非门的第二输入端，所述第一或非门和所述第二或非门输出端输 出第二数字信号对； 当所述动态比较器二用于第二模拟输入信号和VMf/2之间的比较时，所述第十一 NM0S 管的栅极连接所述参考信号的差分对的反相信号、所述第十二NM0S管的栅极连接所述参 考信号的差分对的正相信号； 当所述动态比较器二用于第二模拟输入信号和_VMf/2之间的比较时，所述第十一 NM0S管的栅极连接所述参考信号的差分对的正相信号、所述第十二NM0S管的栅极连接所 述参考信号的差分对的反相信号； 所述动态比较器三包括： 尺寸相同且都工作于线性区的第十七NM0S管和第十八NM0S管，所述第十七NM0S管的 栅极连接所述第二模拟输入信号的差分对的正相信号，所述第十八NM0S管的栅极连接所 述第二模拟输入信号的差分对的反相信号；所述第十七NM0S管和所述第十八NM0S管的源 极都连接地； 第十九NM0S管和第二十NM0S管，所述第十七NM0S管的漏极连接所述第十九NM0S管 的源极，所述第十八NM0S管的漏极连接所述第二十M0S管的源极；所述第十九NM0S管和所 述第二十NM0S管的栅极都接所述锁存信号； 第二i^一 NM0S管、第二十二NM0S管、第九PM0S管、第十PM0S管、第i^一 PM0S管和第 十二PM0S管，所述第二十一 NM0S管的源极连接所述第十九NM0S管的漏极，所述第二十二 NM0S管的源极连接所述第二十NM0S管的漏极；所述第二^^一 NM0S管的漏极、所述第九 PM0S管的漏极、所述第十PM0S管的漏极、所述第二十二NM0S管的栅极、所述第i^一 PM0S管 的栅极都连接在第五节点；所述第二十二NM0S管的漏极、所述第十一 PM0S管的漏极、所述 第十二PM0S管的漏极、所述第二十一 NM0S管的栅极、所述第十PM0S管的栅极都连接在第 六节点；所述第九PM0S管、所述第十PM0S管、所述第i^一 PM0S管和所述第十二PM0S管的 源极都接电源电压；所述第九PMOS管和所述第十二PMOS管的栅极都接所述锁存信号； 由第三或非门和第四或非门连接形成的锁存器，所述第五节点通过一反相器连接到所 述第三或非门的第一输入端，所述第四或非门的输出端连接到所述第三或非门的第二输入 端；所述第六节点通过一反相器连接到所述第四或非门的第一输入端，所述第三或非门的 输出端连接到所述第四或非门的第二输入端，所述第三或非门和所述第四或非门输出端输 出第三数字信号对。
2. 如权利要求1所述的用于流水线型模数转换器的动态比较器，其特征在于：各所 述1. 5位级模块的子模数转换器的一个所述动态比较器一输出所述第一模拟输入信号和 VMf/4之间的比较形成的所述第一数字信号对、另一个所述动态比较器一输出所述第一模 拟输入信号和_V Mf/4之间的比较形成的所述第一数字信号对，两组所述第一数字信号对输 入到译码器中形成各所述1. 5位级模块的2位数据输出。
3. 如权利要求1所述的用于流水线型模数转换器的动态比较器，其特征在于：所述2 位级模块的一个所述动态比较器二输出所述第二模拟输入信号和V Mf/2之间的比较形成的 所述第二数字信号对、另一个所述动态比较器二输出所述第二模拟输入信号和_VMf/2之间 的比较形成的所述第二数字信号对，所述动态比较器三输出所述第二模拟输入信号和0电 位之间的比较形成的所述第三数字信号对，两组所述第二数字信号对和一组所述第三数字 信号对输入到译码器中形成所述2位级模块的2位数据输出。
【文档编号】H03M1/34GK104300983SQ201310299209
【公开日】2015年1月21日 申请日期:2013年7月17日 优先权日:2013年7月17日
【发明者】朱红卫, 赵郁炜 申请人:上海华虹宏力半导体制造有限公司