基于逐次逼近原理的两级流水线型模数转换器的制造方法

基于逐次逼近原理的两级流水线型模数转换器的制造方法
【专利摘要】本发明提供一种基于逐次逼近原理的两级流水线型模数转换器，包括：子流水线级；与子流水线级连接的后端模数转换器；以及分别与所述子流水线级和所述后端模数转换器连接的数字编码电路；其中，所述子流水线级包括：一个6位逐次逼近模数转换器（1）、与所述6位逐次逼近模数转换器连接的放大网络（2）；所述后端模数转换器（3）包括：与所述放大网络的输出连接的一个7位逐次逼近模数转换器；所述数字编码电路用于将子流水线级以及所述后端模数转换器的输出进行编码，输出12位数字量化码。本发明的方案可以降低模数转换器的面积并提高其能耗利用率。
【专利说明】基于逐次逼近原理的两级流水线型模数转换器

【技术领域】
[0001] 本发明涉及模数转换器领域，尤其涉及一种基于逐次逼近原理的两级流水线型模 数转换器。

【背景技术】
[0002] 随着通讯、视频等领域的不断发展，对模数转换器（ADC)的性能的要求不断提高， 不同类型的ADC在性能方面都有着各自不同的优势，应用于不同的领域。
[0003] 流水线型模数转换器（pipeline ADC)由于其在面积、功耗、速度和精度方面具有 较好的折中，已经成为高速高精度ADC的主要实现方式。pipeline ADC中每级子流水线级 由采样保持电路，粗模数转换器，粗数模转换器，求和电路和放大电路组成，其中粗模数转 换器由全并行（flash)结构实现，而η位;flash结构需要2 n_l个比较器，这使得pipeline ADC的面积和功耗相对较大。而逐次逼近型模数转换器（SAR ADC)则因其结构简单、面积 小、功耗低等优势，而广泛应用于中等分辨率中低速领域中，η位SAR ADC只需1个比较器。
[0004] 逐次逼近流水线型模数转换器（SAR-pipeline ADC)是将pipeline ADC中的 flash结构用逐次逼近（SAR)结构替代，并用第一级子流水线级中的SAR ADC的采样保持网 络实现传统pipeline ADC的前端采样保持网络功能，虽然降低了整个ADC的速度，但却大 大减小了 ADC的面积和功耗。


【发明内容】

[0005] 本发明要解决的技术问题是通过提供一种基于逐次逼近原理的两级流水线型模 数转换器，降低模数转换器的面积并提高其能耗利用率。
[0006] 为解决上述技术问题，本发明的实施例提供一种基于逐次逼近原理的两级流水线 型模数转换器，包括：
[0007] 子流水线级；
[0008] 与子流水线级连接的后端模数转换器；以及
[0009] 分别与所述子流水线级和所述后端模数转换器连接的数字编码电路；
[0010] 其中，所述子流水线级包括：一个6位逐次逼近模数转换器1、与所述6位逐次逼 近模数转换器连接的放大网络2 ;
[0011] 所述后端模数转换器3包括：与所述放大网络的输出连接的一个7位逐次逼近模 数转换器；
[0012] 所述数字编码电路用于将子流水线级以及所述后端模数转换器的输出进行编码， 输出12位数字量化码。
[0013] 其中，所述6位逐次逼近模数转换器1包括：第一差分电容阵列，与所述第一差分 电容阵列连接的第一比较器11以及与所述第一比较器11的输出连接的第一逐次逼近控制 逻辑12 ;
[0014] 其中，所述第一差分电容阵列对输入信号进行采样，并将采样结果输入至所述第 一比较器11，所述第一比较器11的比较结果输入至所述第一逐次逼近控制逻辑12,实现对 输入信号的逐次逼近。
[0015] 其中，所述第一差分电容阵列包括：第一电容阵列和第二电容阵列；
[0016] 所述第一电容阵列包括：第一上极板，第一下极板以及连接在所述第一上极板与 所述第一下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容一一对应 连接的电容开关；
[0017] 所述第二电容阵列包括：第二上极板，第二下极板以及连接在所述第二上极板与 所述第二下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容一一对应 连接的电容开关；
[0018] 所述第一比较器11的正极输入端与所述第一上极板连接，负极输入端与所述第 二上极板连接；
[0019] 所述第一上极板通过第一自举开关Spl与正向模拟输入信号Vip连接；
[0020] 所述第二上极板通过第二自举开关Sp2与反向模拟输入信号Vin连接；
[0021] 所述第一差分电容阵列中的两个第一电容均与电源电压VKEF连接；
[0022] 所述第一电容阵列和所述第二电容阵列中的电容开关在所述电源电压VKEF与接地 端之间切换。
[0023] 其中，所述第一比较器11包括：用于将待比较的信号进行预放大的预放大器，与 所述预放大器连接的锁存器，所述锁存器的输出经过与非门后得到比较完成信号，用来控 制第一逐次逼近控制逻辑和产生第一比较器控制时钟。
[0024] 其中，所述预放大器包括：第一 PM0S晶体管M0、第二PM0S晶体管Ml、第三PM0S晶 体管M2,第一 NM0S晶体管M3、第二匪0S晶体管M4 ;
[0025] 其中，所述第一 PM0S晶体管M0的源极连接电源，漏极连接所述第二PM0S晶体管 Ml、第三PM0S晶体管M2的源极，栅极连接控制时钟Clkc ;
[0026] 所述第二PM0S晶体管Ml的漏极连接所述第一 NM0S晶体管M3的漏极，所述第二 PM0S晶体管Ml的栅极作为比较器的正极输入端；
[0027] 所述第三PM0S晶体管M2的漏极连接所述第二NM0S晶体管M4的漏极，所述第三 PM0S晶体管M2的栅极作为比较器的负极输入端；
[0028] 所述第一 NM0S晶体管M3和第二NM0S晶体管M4的源极接地，栅极连接控制时钟 Clkc〇
[0029] 其中，所述锁存器包括：第三NM0S晶体管M5、第四NM0S晶体管M6、第五NM0S晶体 管M7、第六NM0S晶体管M8、第四PM0S晶体管M9、第五PM0S晶体管M10、第六PM0S晶体管 Mil、第七PM0S晶体管M12 ;
[0030] 其中，所述第三NM0S晶体管M5的源极接地，所述第三NM0S晶体管M5的漏极与第 五NM0S晶体管M7的源极连接，所述第三NM0S晶体管M5的栅极与所述第一 NM0S晶体管M3 的源极连接；
[0031] 所述第四NM0S晶体管M6的源极接地，所述第四NM0S晶体管M6的漏极与第六NM0S 晶体管M8的源极连接，所述第四NM0S晶体管M6的栅极与所述第二NM0S晶体管M4的漏极 连接；
[0032] 所述第五NM0S晶体管M7的漏极与第四PM0S晶体管M9的漏极以及第六PM0S晶 体管Mil的漏极连接，所述第五NMOS晶体管M7的栅极与所述第六PMOS晶体管Mil的栅极 连接，且与比较器正输出端outn连接；
[0033] 所述第六NM0S晶体管M8的漏极与第五PM0S晶体管M10的漏极以及第七PM0S晶 体管M12的漏极连接，所述第六NM0S晶体管M8的栅极与所述第七PM0S晶体管M12的栅极 连接，且与比较器负输出端outp连接；
[0034] 所述四PM0S晶体管M9以及第五PM0S晶体管M10的栅极与所述控制时钟clkc的 非连接；
[0035] 所述第五NM0S晶体管M7的漏极还与所述比较器正输出端outp连接；
[0036] 所述第六NM0S晶体管M8的漏极还与所述比较器负输出端outn连接。
[0037] 其中，所述第一逐次逼近控制逻辑包括：6个串联连接的第一单元，和所述第一单 元一一对应连接的6个第二单元，且6个第二单元串联连接；
[0038] 其中，所述6个串联连接的第一单元构成了一个移位寄存器；所述第一单元的第 一输入端均与Valid的非连接，上一个第一单元的输出端均与下一个第一单元的第二输入 端连接，第一个第一单元的第二输入端与elks的非连接，最后一个第一单元的输出端同时 作为RDY信号；
[0039] 所述第二单元的第一输入端与第一单元的输出端一一对应连接，所述第二单元的 第二输入端均与OUT连接，所述第二单元的第一输出端分别与Bn - B1连接，前五个所述第 二单元的第二输出端分别与Pn/Nn - P2/N2连接，其中，N为6。
[0040] 其中，第一单元包括：第一、二、三、四、五、六、七、八、九、十晶体管；
[0041] 所述第一晶体管A1、第四晶体管A4、第七晶体管A7和第九晶体管A9的源极与电 源VDD连接；第一晶体管A1的漏极与第二晶体管A2的漏极连接，第一晶体管A1的栅极与 D端连接；
[0042] 所述第四晶体管A4的漏极与第五晶体管A5的源极连接，第四晶体管A4的栅极与 第六晶体管A6的栅极连接，且与第一晶体管A1的漏极连接；
[0043] 所述第七晶体管A7的漏极与第八晶体管A8的漏极连接，第七晶体管A7的栅极与 第八晶体管A8的栅极连接，且与第五晶体管A5的漏极连接；
[0044] 所述第九晶体管A9的漏极与第十晶体管A10的源极连接且与Clki连接，第九晶 体管A9的栅极与第十晶体管A10的栅极连接，且与第七晶体管A7的漏极连接；
[0045] 所述第二晶体管A2的源极与第三晶体管A3的漏极连接，第二晶体管A2的栅极与 第五晶体管A5的栅极连接，且与Valid的非连接；所述第五晶体管A5漏极与第六晶体管A6 的漏极连接；
[0046] 所述第三晶体管A3、第六晶体管A6、第八晶体管A8以及第十晶体管A10的源极接 地；
[0047] 所述第三晶体管A3的栅极与D端连接；
[0048] 所述第六晶体管A6的栅极与第四晶体管A4的栅极连接。
[0049] 其中，第二单元包括：一个上升沿触发器，一个与门，一个反向器和一个延迟单元 t ；
[0050] 其中，所述触发器的输出以及延迟单元的输出作为与门的输入，与门的输出与反 向器的输入连接。
[0051] 其中，所述6位逐次逼近模数转换器还包括：
[0052] 与所述第一上极板连接的第一放大网络控制开关H1，与所述第二上极板连接的第 二放大网络控制开关H2。
[0053] 其中，所述放大网络2包括：运算放大器5，连接在所述运算放大器的正相输入端、 反相输出端之间的第一反馈电容CF1，连接在所述运算放大器的反相输入端、正相输出端之 间的第二反馈电容CF2,连接在所述第一反馈电容CF1两端的第一反馈电容开关S1，连接在 所述第二反馈电容CF2两端的第二反馈电容开关S2 ;
[0054] 其中，所述第一放大网络控制开关H1与所述运算放大器5的正相输入端连接，所 述第二放大网络控制开关H2与所述运算放大器5的反相输入端连接。
[0055] 其中，所述放大网络还包括：与所述运算放大器的反相输出端连接的第三放大网 络控制开关H3,与所述运算放大器的正相输出端连接的第四放大网络控制开关H4 ;
[0056] 其中，所述放大网络通过所述第三放大网络控制开关H3向所述后端模数转换器 输出第一输出信号，所述放大网络通过所述第四放大网络控制开关H4向所述后端模数转 换器输出第二输出信号。
[0057] 其中，所述7位逐次逼近模数转换器3包括：第二差分电容阵列，与所述第二差分 电容阵列连接的第二比较器31以及与所述第二比较器的输出连接的第二逐次逼近控制逻 辑32 ;
[0058] 其中，所述第二差分电容阵列对所述放大网络的输出信号进行采样，并将采样结 果输入至所述第二比较器，所述第二比较器的比较结果输入至所述第二逐次逼近控制逻 辑，实现对所述放大网络的输出信号的逐次逼近。
[0059] 其中，所述第二差分电容阵列包括：第三电容阵列和第四电容阵列；
[0060] 所述第三电容阵列包括：第三上极板，第三下极板以及连接在所述第三上极板与 所述第三下极板之间的第一至第七并排排列的电容以及与第二至第七电容一一对应连接 的电容开关；
[0061] 所述第四电容阵列包括：第四上极板，第四下极板以及连接在所述第四上极板与 所述第四下极板之间的第一至第七并排排列的电容以及与第二至第七电容一一对应连接 的电容开关；
[0062] 所述第二比较器的正极输入端与所述第三上极板连接，负极输入端与所述第四上 极板连接；
[0063] 所述第三上极板通过第三自举开关与所述放大网络的第一输出信号连接；
[0064] 所述第四上极板通过第四自举开关与所述放大网络的第二输出信号连接；
[0065] 所述第二差分电容阵列中两个第一电容的下极板与1/2VKEF连接，其中，VKEF为电源 电压；
[0066] 所述第三电容阵列以及所述第四电容阵列中的电容开关在所述1/2VKEF与接地端 之间切换。
[0067] 其中，所述第二逐次逼近控制逻辑包括：
[0068] 7个串联连接的第一单元，和所述第一单元一一对应连接的7个第二单元，且7个 第二单元串联连接；
[0069] 其中，所述7个串联连接的第一单元构成了一个移位寄存器；所述第一单元的第 一输入端均与Valid的非连接，上一个第一单元的输出端均与下一个第一单元的第二输入 端连接，第一个第一单元的第二输入端与elks的非连接，最后一个第一单元的输出端同时 作为RDY信号；
[0070] 所述第二单元的第一输入端与第一单元的输出端一一对应连接，所述第二单元的 第二输入端均与OUT连接，所述第二单元的第一输出端分别与Bn - B1连接，前六个所述第 二单元的第二输出端分别与Pn/Nn - P2/N2连接，其中，N为7。
[0071] 本发明的上述实施例具有如下有益效果：
[0072] 本发明通过逐次逼近逻辑实现了一种12位两级流水线型模数转换器，相对于传 统12位流水线模数转换器需要20个以上的比较器，本发明实施例只需要2个比较器，大大 减小了面积和功耗。

【专利附图】

【附图说明】
[0073] 图1为本发明的基于逐次逼近原理的两级流水线型模数转换器结构图。
[0074] 图2为12位逐次逼近流水型模数转换器结构框图。
[0075] 图3A-3B分别为本发明实施例中开关控制时钟逻辑及其产生电路图。
[0076] 图4为本发明实施例中比较器的电路图。
[0077] 图5为本发明实施例中逐次逼近逻辑的结构图。
[0078] 图6A-6B为本发明实施例中逐次逼近逻辑中第一单元的电路图及其时序图。
[0079] 图7A-7B为本发明实施例中逐次逼近逻辑中第二单元的电路图及其时序图。

【具体实施方式】
[0080] 为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具 体实施例进行详细描述。
[0081] 本发明的实施例通过提供一种基于逐次逼近原理的两级流水线型模数转换器，降 低模数转换器的面积并提高其能耗利用率。
[0082] 如图1所示。本发明的实施例提出的基于逐次逼近原理的两级流水线型模数转换 器，包括：子流水线级；与子流水线级连接的后端模数转换器；以及分别与所述子流水线级 和所述后端模数转换器连接的数字编码电路；
[0083] 其中，所述子流水线级包括：一个6位逐次逼近模数转换器1、与所述6位逐次逼 近模数转换器连接的放大网络2 ;
[0084] 所述后端模数转换器3包括：与所述放大网络的输出连接的一个7位逐次逼近模 数转换器；
[0085] 所述数字编码电路用于将子流水线级以及所述后端模数转换器的输出进行编码， 输出12位数字量化码。
[0086] 如图2所示，为上述图1的具体实现电路，其中，所述6位逐次逼近模数转换器包 括：第一差分电容阵列，与所述第一差分电容阵列连接的第一比较器11以及与所述第一比 较器11的输出连接的第一逐次逼近控制逻辑12 ;
[0087]其中，所述第一差分电容阵列对输入信号进行采样，并将采样结果输入至所述第 一比较器11，所述第一比较器11的比较结果输入至所述第一逐次逼近控制逻辑12,实现对 输入信号的逐次逼近。
[0088] 其中，所述第一差分电容阵列包括：第一电容阵列和第二电容阵列；
[0089] 所述第一电容阵列包括：第一上极板，第一下极板以及连接在所述第一上极板与 所述第一下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容（C2-C6) 一一对应连接的电容开关；
[0090] 所述第二电容阵列包括：第二上极板，第二下极板以及连接在所述第二上极板与 所述第二下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容一一对应 连接的电容开关；
[0091] 所述第一比较器11的正极输入端与所述第一上极板连接，负极输入端与所述第 二上极板连接；
[0092] 所述第一上极板通过第一自举开关Spl与正向模拟输入信号Vip连接；实现对输 入信号的米样；
[0093] 所述第二上极板通过第二自举开关Sp2与反向模拟输入信号Vin连接；
[0094] 所述第一差分电容阵列中的两个第一电容C1与电源电压VKEF连接；
[0095] 所述第一电容阵列和所述第二电容阵列中的电容开关在所述电源电压VKEF与接地 端之间切换。
[0096] 如图4所示，所述第一比较器11包括：用于将待比较的信号进行预放大的预放大 器，与所述预放大器连接的锁存器，所述锁存器的输出经过与非门后得到比较完成信号，用 来控制第一逐次逼近控制逻辑和产生第一比较器控制时钟。
[0097] 其中，所述预放大器包括：第一 PM0S晶体管M0、第二PM0S晶体管Ml、第三PM0S晶 体管M2,第一 NM0S晶体管M3、第二匪0S晶体管M4 ;
[0098] 其中，所述第一 PM0S晶体管M0的源极连接电源，漏极连接所述第二PM0S晶体管 Ml、第三PM0S晶体管M2的源极，栅极连接控制时钟Clkc ;
[0099] 所述第二PM0S晶体管Ml的漏极连接所述第一 NM0S晶体管M3的漏极，所述第二 PM0S晶体管Ml的栅极作为比较器的正极输入端；
[0100] 所述第三PM0S晶体管M2的漏极连接所述第二NM0S晶体管M4的源极，所述第三 PM0S晶体管M2的栅极作为比较器的负极输入端；
[0101] 所述第一 NM0S晶体管M3和第二NM0S晶体管M4的源极接地，栅极连接控制时钟 Clkc〇
[0102] 其中，所述锁存器包括：第三NM0S晶体管M5、第四NM0S晶体管M6、第五NM0S晶体 管M7、第六NM0S晶体管M8、第四PM0S晶体管M9、第五PM0S晶体管M10、第六PM0S晶体管 Mil、第七PM0S晶体管M12 ;
[0103] 其中，所述第三NM0S晶体管M5的源极接地，所述第三NM0S晶体管M5的漏极与第 五NM0S晶体管M7的源极连接，所述第三NM0S晶体管M5的栅极与所述第一 NM0S晶体管M3 的源极连接；
[0104] 所述第四NM0S晶体管M6的源极接地，所述第四NM0S晶体管M6的漏极与第六NM0S 晶体管M8的源极连接，所述第四NM0S晶体管M6的栅极与所述第二NM0S晶体管M4的源极 连接；
[0105] 所述第五NM0S晶体管M7的漏极与第四PM0S晶体管M9的漏极以及第六PM0S晶 体管Mil的漏极连接，所述第五NMOS晶体管M7的栅极与所述第六PMOS晶体管Mil的栅极 连接，且与比较器负输出端outn连接；
[0106] 所述第六NM0S晶体管M8的漏极与第五PM0S晶体管M10的漏极以及第七PM0S晶 体管M12的漏极连接，所述第六NM0S晶体管8的栅极与所述第七PM0S晶体管M12的栅极 连接，且与比较器正输出端outp连接；
[0107] 所述四PM0S晶体管M9以及第五PM0S晶体管M10的栅极与所述控制时钟clkc的 非连接；
[0108] 所述第五NM0S晶体管M7的漏极还与所述比较器正输出端outp连接；
[0109] 所述第六NM0S晶体管M8的漏极还与所述比较器负输出端outn连接。
[0110] 如图5所示，所述第一逐次逼近控制逻辑包括：6个串联连接的第一单元，和所述 第一单元一一对应连接的6个第二单元，且6个第二单元串联连接；
[0111] 其中，所述6个串联连接的第一单元构成了一个移位寄存器；所述第一单元的第 一输入端均与Valid的非连接，上一个第一单元的输出端均与下一个第一单元的第二输 入端连接，第一个第一单元的第二输入端与elks的非连接，最后一个第一单元的输出端同 时作为RDY信号；
[0112] 所述第二单元的第一输入端与第一单元的输出端一一对应连接，所述第二单元的 第二输入端均与OUT连接，所述第二单元的第一输出端分别与Bn - B1连接，前五个所述第 二单元的第二输出端分别与Pn/Nn - P2/N2连接，最后一个第二单元不做第二输出，其中， N为6。
[0113] 如图6A所示，第一单元包括：第一、二、三、四、五、六、七、八、九、十晶体管；
[0114] 所述第一晶体管A1、第四晶体管A4、第七晶体管A7和第九晶体管A9的源极与电 源VDD连接；第一晶体管A1的漏极与第二晶体管A2的漏极连接，第一晶体管A1的栅极与 D端连接；
[0115] 所述第四晶体管A4的漏极与第五晶体管A5的源极连接，第四晶体管A4的栅极与 第六晶体管A6的栅极连接，且与第一晶体管A1的漏极连接；
[0116] 所述第七晶体管A7的漏极与第八晶体管A8的漏极连接，第七晶体管A7的栅极与 第八晶体管A8的栅极连接，且与第五晶体管A5的漏极连接；
[0117] 所述第九晶体管A9的漏极与第十晶体管A10的漏极连接且与Clki连接，第九晶 体管A9的栅极与第十晶体管A10的栅极连接，且与第七晶体管A7的漏极连接；
[0118] 所述第二晶体管A2的源极与第三晶体管A3的漏极连接，第二晶体管A2的栅极与 第五晶体管A5的栅极连接，且与Valid的非连接；所述第五晶体管A5漏极与第六晶体管A6 的漏极连接；
[0119] 所述第三晶体管A3、第六晶体管A6、第八晶体管A8以及第十晶体管A10的源极接 地；
[0120] 所述第三晶体管A3的栅极与D端连接；
[0121] 所述第六晶体管A6的栅极与第四晶体管A4的栅极连接。
[0122] 如图7A所示，第二单元包括：一个上升沿触发器，一个与门，一个反向器和一个延 迟单元t ;
[0123] 其中，所述触发器的输出以及延迟单兀的输出作为与门的输入，与门的输出与反 向器的输入连接。
[0124] 再如图2所示，所述6位逐次逼近模数转换器还包括：与所述第一上极板连接的第 一放大网络控制开关H1，与所述第二上极板连接的第二放大网络控制开关H2。
[0125] 再如图2所示，所述放大网络包括：运算放大器5,连接在所述运算放大器的正相 输入端、反相输出端之间的第一反馈电容CF1，连接在所述运算放大器的反相输入端、正相 输出端之间的第二反馈电容CF2,连接在所述第一反馈电容CF1两端的第一反馈电容开关 S1，连接在所述第二反馈电容CF2两端的第二反馈电容开关S2 ;
[0126] 其中，所述第一放大网络控制开关H1与所述运算放大器5的正相输入端连接，所 述第二放大网络控制开关H2与所述运算放大器5的反相输入端极连接。
[0127] 进一步地，所述放大网络还包括：与所述运算放大器的反相输出端连接的第三放 大网络控制开关H3,与所述运算放大器的正相输出端连接的第四放大网络控制开关H4 ;
[0128] 其中，所述放大网络通过所述第三放大网络控制开关H3向所述后端模数转换器 输出第一输出信号，所述放大网络通过所述第四放大网络控制开关H4向所述后端模数转 换器输出第二输出信号。
[0129] 再如图2所示，本发明的实施例中，所述7位逐次逼近模数转换器包括：第二差分 电容阵列，与所述第二差分电容阵列连接的第二比较器31以及与所述第二比较器的输出 连接的第二逐次逼近控制逻辑32 ;
[0130] 其中，所述第二差分电容阵列对所述放大网络的输出信号进行采样，并将采样结 果输入至所述第二比较器，所述第二比较器的比较结果输入至所述第二逐次逼近控制逻 辑，实现对所述放大网络的输出信号的逐次逼近。
[0131] 其中，所述第二差分电容阵列包括：第三电容阵列和第四电容阵列；
[0132] 所述第三电容阵列包括：第三上极板，第三下极板以及连接在所述第三上极板与 所述第三下极板之间的第一至第七并排排列的电容以及与所述第二至第七电容（C2-C7) 一一对应连接的电容开关；
[0133] 所述第四电容阵列包括：第四上极板，第四下极板以及连接在所述第四上极板与 所述第四下极板之间的第一至第七并排排列的电容以及与所述第二至第七电容一一对应 连接的电容开关；
[0134] 所述第二比较器的正极输入端与所述第三上极板连接，负极输入端与所述第四上 极板连接；
[0135] 所述第三上极板通过第三自举开关与所述放大网络的第一输出信号连接；
[0136] 所述第四上极板通过第四自举开关与所述放大网络的第二输出信号连接；
[0137] 所述第二差分电容阵列中的两个第一电容C1与1/2VKEF连接，其中，V KEF为电源电 压；
[0138] 所述第三电容阵列以及所述第四电容阵列中的电容开关在所述1/2VKEF与接地端 之间切换。
[0139] 本发明的实施例中，如图4所示，所述第二逐次逼近控制逻辑包括：
[0140] 7个串联连接的第一单元，和所述第一单元一一对应连接的7个第二单元，且7个 第二单元串联连接；
[0141] 其中，所述7个串联连接的第一单元构成了一个移位寄存器；所述第一单元的第 一输入端均与Valid的非连接，上一个第一单元的输出端均与下一个第一单元的第二输入 端连接，第一个第一单元的第二输入端与elks的非连接，最后一个第一单元的输出端同时 作为RDY信号；
[0142] 所述第二单元的第一输入端与第一单元的输出端一一对应连接，所述第二单元的 第二输入端均与OUT连接，所述第二单元的第一输出端分别与Bn - B1连接，前六个所述第 二单元的第二输出端分别与Pn/Nn - P2/N2连接，最后一个第二单元不做第二输出，其中， N为7。
[0143] 该第二逐次逼近控制逻辑与第一逐次逼近控制逻辑的结构相同，不同的是第一单 元和第二单元的个数不同。
[0144] 下面再结合图2 - 7B说明上述电路的实现原理：
[0145] 请参见图2,本发明提供一种基于逐次逼近原理的两级流水线型模数转换器，实现 12位数字量化，其结构图如图2所示。它由子流水线级，后端模数转换器和数字编码电路组 成。
[0146] 采样阶段，子流水线级中的6位SAR ADC进行复位，差分电容阵列的电容开关都切 换到vKEF，上极板通过自举开关对输入信号进行采样。自举开关s pl?sp2在采样时钟sp的 控制下，对正向模拟输入信号VIP和反向模拟输入信号V IN进行采样。此时开关S导通，连 接反馈电容cf上下极板进行复位。采样结束后，比较器开始工作，并将比较结果输出到逐次 逼近逻辑上，开始对采样信号的逐次逼近。在6位SAR ADC完成高6位量化后，开关H1? H4导通，将差分采样电容的上极板与运算放大器的输入端相连接，对逐次逼近后原采样信 号的余量进行放大。此时后端7位SAR ADC的采样开关HP1?Hp2在时钟Hp的控制下导通， 对预算放大器的输出端进行采样，并在采样结束后对放大后的余量进行量化，输出低7位 量化码。此时，7位SAR ADC的工作逻辑与6位SAR ADC -致。数字编码电路对高6位和低 7位量化码进行校正编码后，输出12位量化码。
[0147] 图3A-3B分别给出了实施例中开关控制时钟逻辑及其产生电路图。采样电路与余 量放大电路所需要的非交时钟由图3B所示的非交叠时钟产生电路提供。图3A中Η为放大 电路控制时钟，S为反馈电容C f复位开关控制时钟，Sp和Ηρ为自举开关控制时钟。6位SAR ADC的采样要在放大电路断开后再进行，7位SAR ADC的采样开关要在放大电路建立一段时 间后再导通，并且在放大电路关断前先行完成采样。这些时间延迟由图2Β中的延迟单元 怀七 2和丨3共同控制实现。图3Β中包含反相器，与非门和延迟单元。图3Β中的Clk信号为 外加脉宽为T的方波信号，假设延迟单元怀t 2和t3的延迟分别为怀t2和t3，则Sp/S的脉 宽T sp/Ts=T-t2, Η的脉宽TfT+ti-b Hp的脉宽T^T+ti+h。故只要调节怀t2和t3的大小， 就能得到符合本发明的非交时钟信号。
[0148] 图4给出的比较器为两级全动态比较器。图4左侧的是预放大器，目的是对待比 较电压的差值进一步放大；右侧是锁存器，将输入电压的差值通过正反馈进一步扩大到电 源电压和地。此比较器只在控制时钟Clkc下降时进行比较，低电平时保持比较结果，控制 时钟为高时，输出被复位到高电平，所以此比较器没有静态功耗，其功耗与比较器控制时钟 Clkc成正比。锁存器的输出经过与非门后得到比较完成信号Valid，用来控制逐次逼近逻 辑和产生比较器控制时钟Clkc。其中Clks为采样时钟，对应于S I^PHp ;RDY为比较转换完 成信号，由逐次逼近逻辑产生。图4中，时钟b为时钟Clkc的非，由Clkc经过一个反 相器产生。Ml，M2的漏极与M5、M6的栅极连接，控制M5、M6的导通与关断。比较器正输出 端outp连接M8和M12的栅极，比较器负输出端outn连接M7和Mil的栅极,形成正反馈。
[0149] 此比较器为低电平比较，高电平复位。具体工作情况如下：
[0150] (1).当clkc为高电平的时候，nmos晶体管M3，M4导通，pmos晶体管M0关断，节 点AN和AP与地相连，节点AN和AP的电位被下拉到低电平，于是晶体管M5和M6关断。此 时clkcb为低电平，pmos晶体管M9和M10导通，输出节点outp和outn与电源形成通路， 于是输出节点outp和outn被上拉到高电平Vdd。这是比较器的复位阶段，此时不管输入电 压Vxp，Vxn的大小为多少，输出outp和outn恒为高电平。此时Mil和M12在outp和outn 高电平控制下，是关断的。M7和M8在outp和outn高电平控制下，是导通的。
[0151] ⑵.当clkc从高电平转变为低电平的时候，nmos晶体管M3, M4关断，pmos晶体 管M0导通，节点AN和AP通过M0和输入pmos管M1M2,与电源相连接，被充电，因为输入信 号Vxp，Vxn的大小不同，输入管Ml和M2的导电能力也不相同，于是节点AN和AP被充电的 速度也不同，故节点AN和AP都被充电到vdd之前，AN和AP的电压值不同。而Ml和M2的 导电能力与Vxp和Vxn的大小成反比，所以如果VxpXVxn,则AN〈AP。
[0152] 当AN和AP因为充电，大小超过晶体管M5，M6的阈值电压时，晶体管M6，M5先后 导通。于是outp和outn开始放电。如果此时AN〈AP，则M6先导通，一旦M6导通，则输出 节点outn与"地"形成通路，开始放电。当outn下降到一定值时，M7管被关断，Mil导通， outp与电源之间形成通路，并且与地之间的通路被断开。于是，outp的电平又被拉到高电 平。outn继续下降，最终下拉到低电平"地"。这是比较器的比较阶段。
[0153] 以下是比较器时钟clkc的产生原理：
[0154] 图4中的elks时钟，其实是时钟Sp和Hp，6位逐次逼近模数转换器的比较器的 elks对应Sp，7位逐次逼近模数转换器对应于Hp。当elks为高电平的时候，逐次逼近模数 转换器是采样阶段，此时比较器不工作的，于是通过一个"或门"，将clkc致为高电平，此时 比较器处于复位阶段。当elks为低电平的时候，通过"或门"后不对clkc产生影响，由于 valid和RDY信号都为低电平，通过或门后clkc也为低电平，于是比较器工作。而比较器一 但完成一次比较，比较器输出outp和outn通过与非门之后产生的valid信号将转变为高 电平，于是clkc又被valid上拉到高电平，比较器进入复位阶段，outp和outn变为高电 平，之后valid变为低电平，clkc又被valid下拉到低电平，比较器再次工作，如此反复循 环。直到elks或者RDY为高电平的时候，valid的变化才不会影响clkc，比较器将一直处 于复位阶段。RDY由图4中的clkl提供。
[0155] 图4中的延迟单元产生的延迟t，即为clkc的脉宽。
[0156] 图5给出了逐次逼近逻辑的结构图，包括第一单元和第二单元。其中第一单元串 联连接实质上构成了一个移位寄存器，每一次比较结束，信号Valid由低变高，进而第一单 元产生相应的由低到高的信号Clkp Clki上升沿控制第二单元对比较器输出0utp，(^、进 行锁存，并产生差分电容阵列中电容开关的控制信号Pi，％，完成逐次逼近的过程。其中信号 Clh同时作为比较器转换完成信号RDY，将比较器时钟Clkc置为高电平，使比较器停止工 作。6位SAR ADC由6个第一单元和6个第二单元组成，7位SAR ADC由7个第一单元和7 个第二单元组成。图5中，当n=6时的结构是6位逐次逼近模数转换器的内部结构，当n=7 时，是7位逐次逼近模数转换器的内部结构。具体原理如下：
[0157] 比较器每次比较结束后，得到的比较结果outp/outn (低电平或者高电平）即为对 模拟输入信号的数字量化，其中，低电平为数字码里的"〇"，高电平为数字码里的" 1 "。第二 单元对每一次的比较结果OUT进行锁存，锁存的比较结果为图5中第二单元的输出B0? Bn。图5中的OUT即为图4中的比较器的输出outp和outn。
[0158] 比较器每次比较结束后，差分电容阵列上的一个电容开关在vref和地之间进行 一次切换，其它电容开关保持不变。如第n+1-i次比较结束后，电压比较高的一侧的电容阵 列中的电容开关i从vref切换到0,其它电容开关保持不变，之后再进行下一次比较，直到 比较η次后结束。电容开关的控制信号，为图5中第二单元的输出信号P2/N2?Pn/Nn。
[0159] 图6A-6B给出了逐次逼近逻辑的第一单元的电路图及其时序图。第一单元实质上 是基于TSPC的寄存器，当信号Valid由低到高跳变时，高电平从D点传递给Q点，完成控制 信号Clki的产生。
[0160] 图6A为第一单元的具体结构，图6B为其时序图。在采样阶段，D为低电平，A1导 通，A3关断，为高电平，A2导通，A5断开，节点X被充电到vdd。节点X为高电平，则 A4断开，A6导通，于是节点Q与地形成通路，节点Q被下拉到0。A7?A10构成两个反相 器，对节点Q的信号进行整形，故节点clki的电位完全跟随Q点的电位变化。当采样结束， 开始第一次比较。此时信号D变为高电平，A1断开，A3导通，X点被下拉到0,从而A4导通， A6断开。但此时A5还是关断状态，故Q点电位保持0不变。当第一次比较完成后，^ 变为低电平，此时A5导通，Q点电位被上拉到高电平。产生clkn的第一单元的信号D由采 样信号的反提供（即)，之后的第一单元的信号D则由前一级第一单元产生的clki提 供。
[0161] 图7A-7B给出了逐次逼近逻辑的第二单元的电路图及其时序图。图中包含一个上 升沿触发器，一个与门，一个反向器和一个延迟单元。outp/outn为比较器输出，clki为第 一单元产生的控制信号，clkit为clki经过延迟时间t后的时钟，Pi/Ni连接差分电容阵列 的电容开关i，作为电容开关的控制信号。当clkit为低电平时，通过与门，节点X为低电 平，通过一个反相器后，Pi/Ni都为高电平vref。当第i次比较结束，clkit变为高电平，上 升沿触发器将outp/outn传输到节点Y，此时与门的输出节点X的电位由节点Y决定。如果 Y为高，则Pi/Ni为低，Ci的下极板电位被下拉到0,如果Y为低，则Pi/Ni仍然为高，Ci下 极板电位保持不变。Y需要在clkit上升到高电平之前完成对outp/outn信号的接受，所以 要在clki之后加一个延迟单元，避免Pi/Ni的多余跳变。
[0162] 本发明的上述实施例所述的电路第一级子流水级包含一个6位SAR ADC和一个放 大网络。其中6位SAR ADC由采样网络，差分电容阵列，比较器和逐次逼近控制逻辑组成。 放大网络由开关电容原理实现，包含运算放大器和负反馈电容，对逐次逼近后的差分电容 阵列上极板上的电压余量进行放大。
[0163] 放大网络由开关电容原理实现，包含运算放大器和负反馈电容，对逐次逼近后的 差分电容阵列上极板上的电压余量进行放大。
[0164] 采样网络由自举开关和全二进制差分电容阵列组成，通过自举开关在电容上极板 进行采样，与传统下极板采样相比，可减少一半总电容。
[0165] 差分电容阵列由两个完全相同的电容阵列组成，其上极板分别与比较器正负输入 端相连接，通过自举开关与差分输入信号的正向输入端Vp和反向输入端Vn相连接，并通 过放大电路开关Η与运算放大器的正负输入端相连接。差分电容阵列均由6组二进制结 构的位电容组成，每组位电容之间的电容值大小按照2倍的关系依次递减，最小的两组位 电容均为单位电容，第二至第六组位电容的电容开关在逐次逼近控制逻辑的控制下在地与 VKEF切换，第一组位电容的下极板恒接VKEF。
[0166] 比较器通过比较两个电容阵列上极板的电压，输出比较结果以及比较完成信号；
[0167] 逐次比较控制逻辑接收比较器的比较结果以及比较完成信号，根据比较器每次比 较结果，分别相应地依次使差分电容阵列上每组位电容开关在地与VREF之间切换，直至完 成逐次逼近过程，同时将比较结果B[12 :7]输出到数字编码电路，并且在下一次采样时把 所有的电容开关复位到初始值VKEF ;
[0168] 运算放大器对逐次逼近后的差分电容阵列上极板上的电压余量进行放大，并将其 输出给后端ADC。
[0169] 后端ADC由一个7位SAR ADC实现。其结构和上述的6位SAR ADC -样，只是差 分电容阵列中多了一组电容，实现7位逐次逼近，并将量化的结果输出到数字编码电路。其 中由于增益减半原理，7位SAR ADC的量化区间是上述6位SAR ADC的一半，即其差分电容 阵列的第二至第七组位电容开关在逐次逼近控制逻辑的控制下在地与12VREF切换，第一 组位电容的下极板恒接12V kef。
[0170] 数字编码电路对上述两个SAR ADC输出的量化值进行校正和编码，最终输出12位 数字码。
[0171] 一次的转换过程大致如下：
[0172] 首先，6位SAR ADC对输入信号进行采样并量化，量化值输入到数字编码电路，数 字校正后得到采样信号的高5位量化值，然后将6位SAR ADC差分电容阵列上极板上的余量 电压经过电容负反馈运算放大器进行放大，最后，7位SAR ADC对放大后的余量进行量化， 输出原输入信号的低7位量化值到数字编码电路，数字编码电路将校正后的5位高量化码 和7位低量化码进行编码，最终输出12位数字量化码。
[0173] 本发明通过逐次逼近逻辑实现了一种12位两级流水线型模数转换器，相对于传 统12位流水线模数转换器需要20个以上的比较器，本发明实施例只需要2个比较器，大 大减小了面积和功耗。
[0174] 以上所述的仅是本发明的一个实施方式。对于本领域的普通技术人员来说，在不 脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范 围。
【权利要求】
1. 一种基于逐次逼近原理的两级流水线型模数转换器，其特征在于，包括： 子流水线级； 与子流水线级连接的后端模数转换器；以及 分别与所述子流水线级和所述后端模数转换器连接的数字编码电路； 其中，所述子流水线级包括：一个6位逐次逼近模数转换器（1)、与所述6位逐次逼近 模数转换器连接的放大网络（2); 所述后端模数转换器（3)包括：与所述放大网络的输出连接的一个7位逐次逼近模数 转换器； 所述数字编码电路用于将子流水线级以及所述后端模数转换器的输出进行编码，输出 12位数字量化码。
2. 根据权利要求1所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述6位逐次逼近模数转换器（1)包括：第一差分电容阵列，与所述第一差分电容阵列 连接的第一比较器（11)以及与所述第一比较器（11)的输出连接的第一逐次逼近控制逻辑 (12)； 其中，所述第一差分电容阵列对输入信号进行采样，并将采样结果输入至所述第一比 较器（11 )，所述第一比较器（11)的比较结果输入至所述第一逐次逼近控制逻辑（12)，实现 对输入信号的逐次逼近。
3. 根据权利要求2所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述第一差分电容阵列包括：第一电容阵列和第二电容阵列； 所述第一电容阵列包括：第一上极板，第一下极板以及连接在所述第一上极板与所述 第一下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容一一对应连接 的电容开关； 所述第二电容阵列包括：第二上极板，第二下极板以及连接在所述第二上极板与所述 第二下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容一一对应连接 的电容开关； 所述第一比较器（11)的正极输入端与所述第一上极板连接，负极输入端与所述第二上 极板连接； 所述第一上极板通过第一自举开关（Spl)与正向模拟输入信号（Vip)连接； 所述第二上极板通过第二自举开关（Sp2)与反向模拟输入信号（Vin)连接； 所述第一差分电容阵列中的两个第一电容的下极板与电源电压VKEF连接； 所述第一电容阵列和所述第二电容阵列中的电容开关在所述电源电压VKEF与接地端之 间切换。
4. 根据权利要求2所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述第一比较器（11)包括：用于将待比较的信号进行预放大的预放大器，与所述预放 大器连接的锁存器，所述锁存器的输出经过与非门后得到比较完成信号，用来控制第一逐 次逼近控制逻辑和产生第一比较器控制时钟。
5. 根据权利要求4所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述预放大器包括：第一 PMOS晶体管（M0)、第二PMOS晶体管（Ml)、第三PMOS晶体管 (M2)，第一 NMOS 晶体管（M3)、第二 NMOS 晶体管（M4); 其中，所述第一 PMOS晶体管（M0)的源极连接电源，漏极连接所述第二PMOS晶体管 (Ml)、第三PMOS晶体管（M2)的源极，栅极连接控制时钟Clkc ; 所述第二PMOS晶体管（Ml)的漏极连接所述第一 NMOS晶体管（M3)的漏极，所述第二 PMOS晶体管（Ml)的栅极作为比较器的正极输入端； 所述第三PMOS晶体管（M2)的漏极连接所述第二NMOS晶体管（M4)的漏极，所述第三 PMOS晶体管（M2)的栅极作为比较器的负极输入端； 所述第一 NMOS晶体管（M3)和第二NMOS晶体管（M4)的源极接地，栅极连接控制时钟 Clkc〇
6. 根据权利要求5所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述锁存器包括：第三NMOS晶体管（M5)、第四NMOS晶体管（M6)、第五NMOS晶体管 (M7)、第六NMOS晶体管（M8)、第四PMOS晶体管（M9)、第五PMOS晶体管（M10)、第六PMOS晶 体管（Mil)、第七PMOS晶体管（M12); 其中，所述第三NMOS晶体管（M5)的源极接地，所述第三NMOS晶体管（M5)的漏极与第 五NMOS晶体管（M7)的源极连接，所述第三NMOS晶体管（M5)的栅极与所述第一 NMOS晶体 管（M3)的漏极直接连接； 所述第四NMOS晶体管（M6)的源极接地，所述第四NMOS晶体管（M6)的漏极与第六NMOS 晶体管（M8)的源极连接，所述第四NMOS晶体管（M6)的栅极与所述第二NMOS晶体管（M4) 的漏极连接； 所述第五NMOS晶体管（M7)的漏极与第四PMOS晶体管（M9)的漏极以及第六PMOS晶体 管（Mil)的漏极连接，所述第五NMOS晶体管（M7)的栅极与所述第六PMOS晶体管（Mil)的 栅极连接，且与比较器负输出端outn连接； 所述第六NMOS晶体管（M8)的漏极与第五PMOS晶体管（M10)的漏极以及第七PMOS晶 体管（M12)的漏极连接，所述第六NMOS晶体管（M8)的栅极与所述第七PMOS晶体管（M12) 的栅极连接，且与比较器正输出端outp连接； 所述第四PMOS晶体管（M9)以及第五PMOS晶体管（M10)的栅极与控制时钟clkc的非 连接； 所述第五NMOS晶体管（M7)的漏极还与所述比较器正输出端outp连接； 所述第六NMOS晶体管（M8)的漏极还与所述比较器负输出端outn连接。
7. 根据权利要求2所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述第一逐次逼近控制逻辑（12)包括：6个串联连接的第一单元，和所述第一单元 一一对应连接的6个第二单元，且6个第二单元串联连接； 其中，所述6个串联连接的第一单元构成了一个移位寄存器；所述第一单元的第一输 入端均与Valid的非连接，上一个第一单元的输出端均与下一个第一单元的第二输入端连 接，第一个第一单元的第二输入端与elks的非连接，最后一个第一单元的输出端同时作为 RDY信号； 所述第二单元的第一输入端与第一单元的输出端一一对应连接，所述第二单元的第二 输入端均与OUT连接，所述第二单元的第一输出端分别与Bn - B1连接，前五个所述第二单 元的第二输出端分别与Pn/Nn - P2/N2连接，其中，N为6。
8. 根据权利要求7所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于，第一单兀包括：第一、二、三、四、五、六、七、八、九、十晶体管； 所述第一晶体管（A1)、第四晶体管（A4)、第七晶体管（A7)和第九晶体管（A9)的源极与 电源VDD连接；第一晶体管（A1)的漏极与第二晶体管（A2)的漏极连接，第一晶体管（A1)的 栅极与D端连接； 所述第四晶体管（A4)的漏极与第五晶体管（A5)的源极连接，第四晶体管（A4)的栅极 与第六晶体管（A6)的栅极连接，且与第一晶体管（A1)的漏极连接； 所述第七晶体管（A7)的漏极与第八晶体管（A8)的漏极连接，第七晶体管（A7)的栅极 与第八晶体管（A8)的栅极连接，且与第五晶体管（A5)的漏极连接； 所述第九晶体管（A9)的漏极与第十晶体管（A10)的漏极连接且与Clki连接，第九晶体 管（A9)的栅极与第十晶体管（A10)的栅极连接，且与第七晶体管（A7)的漏极连接； 所述第二晶体管（A2)的源极与第三晶体管（A3)的漏极连接，第二晶体管（A2)的栅极 与第五晶体管（A5)的栅极连接，且与Valid的非连接；所述第五晶体管（A5)漏极与第六晶 体管（A6)的漏极连接； 所述第三晶体管（A3)、第六晶体管（A6)、第八晶体管（A8)以及第十晶体管（A10)的源 极接地； 所述第三晶体管（A3)的栅极与D端连接； 所述第六晶体管（A6)的栅极与第四晶体管（A4)的栅极连接。
9. 根据权利要求7所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于，第二单元包括：一个上升沿触发器，一个与门，一个反向器和一个延迟单元（t); 其中，所述触发器的输出以及延迟单元的输出作为与门的输入，与门的输出与反向器 的输入连接。
10. 根据权利要求3所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于，所述6位逐次逼近模数转换器还包括： 与所述第一上极板连接的第一放大网络控制开关（H1)，与所述第二上极板连接的第二 放大网络控制开关（H2)。
11. 根据权利要求10所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述放大网络（2 )包括：运算放大器（5 )，连接在所述运算放大器（5 )的正相输入端、反 相输出端之间的第一反馈电容（CF1)，连接在所述运算放大器的反相输入端、正相输出端之 间的第二反馈电容（CF2)，连接在所述第一反馈电容（CF1)两端的第一反馈电容开关（S1)， 连接在所述第二反馈电容（CF2)两端的第二反馈电容开关（S2); 其中，所述第一放大网络控制开关（H1)与所述运算放大器（5)的正相输入端连接，所 述第二放大网络控制开关（H2)与所述运算放大器（5)的反相输入端连接。
12. 根据权利要求11所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述放大网络还包括：与所述运算放大器的反相输出端连接的第三放大网络控制开关 (H3)，与所述运算放大器的正相输出端连接的第四放大网络控制开关（H4); 其中，所述放大网络通过所述第三放大网络控制开关（H3)向所述后端模数转换器输出 第一输出信号，所述放大网络通过所述第四放大网络控制开关（H4)向所述后端模数转换器 输出第二输出信号。
13. 根据权利要求2所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述7位逐次逼近模数转换器（3)包括：第二差分电容阵列，与所述第二差分电容阵列 连接的第二比较器（31)以及与所述第二比较器（31)的输出连接的第二逐次逼近控制逻辑 (32)； 其中，所述第二差分电容阵列对所述放大网络的输出信号进行采样，并将采样结果输 入至所述第二比较器，所述第二比较器的比较结果输入至所述第二逐次逼近控制逻辑，实 现对所述放大网络的输出信号的逐次逼近。
14. 根据权利要求12所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于， 所述第二差分电容阵列包括：第三电容阵列和第四电容阵列； 所述第三电容阵列包括：第三上极板，第三下极板以及连接在所述第三上极板与所述 第三下极板之间的第一至第七并排排列的电容以及与第二至第七电容一一对应连接的电 容开关； 所述第四电容阵列包括：第四上极板，第四下极板以及连接在所述第四上极板与所述 第四下极板之间的第一至第七并排排列的电容以及与第二至第七电容一一对应连接的电 容开关； 所述第二比较器的正极输入端与所述第三上极板连接，负极输入端与所述第四上极板 连接； 所述第三上极板通过第三自举开关与所述放大网络的第一输出信号连接； 所述第四上极板通过第四自举开关与所述放大网络的第二输出信号连接； 所述第二差分电容阵列中两个第一电容的下极板与1/2VKEF连接，其中，VKEF为电源电 压； 所述第三电容阵列以及所述第四电容阵列中的电容开关在所述1/2VKEF与接地端之间 切换。
15. 根据权利要求8所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在 于，所述第二逐次逼近控制逻辑（32 )包括： 7个串联连接的第一单元，和所述第一单元一一对应连接的7个第二单元，且7个第二 单元串联连接； 其中，所述7个串联连接的第一单元构成了一个移位寄存器；所述第一单元的第一输 入端均与Valid的非连接，上一个第一单元的输出端均与下一个第一单元的第二输入端连 接，第一个第一单元的第二输入端与elks的非连接，最后一个第一单元的输出端同时作为 RDY信号； 所述第二单元的第一输入端与第一单元的输出端一一对应连接，所述第二单元的第二 输入端均与OUT连接，所述第二单元的第一输出端分别与Bn - B1连接，前六个所述第二单 元的第二输出端分别与Pn/Nn - P2/N2连接其中，N为7。
【文档编号】H03M1/38GK104124971SQ201310557592
【公开日】2014年10月29日 申请日期:2013年11月8日 优先权日:2013年11月8日
【发明者】沈易, 朱樟明, 邱政, 刘术彬, 杨银堂 申请人:西安电子科技大学