专利名称：乘法数模转换器的制作方法
技术领域：
本发明是关于 一 种乘法数模转换器(multiplying digital-to-analog converter,以下简称为MDAC)，特别是关于一种高速低供电电压的MDAC。
背景技术：
在模数转换器(analog-to-digital converter,以下简称为ADC)的领域中，高速 且高分辨率的模数转换运算通常使用流水线型ADC(pipeline ADC)。流水线型ADC中最重 要的部分之一是MDAC。传统地，流水线型ADC中有多个MDAC，且每一个MDAC负责产生用于 下一级MDAC的残余(residue)。此夕卜，MDAC—萄发由运算方文大器(operational amplifier, 以下简称为OP-amp)，电容区，以及开关区组成，其中，电容区用于抽样(sample)输入信号， 以协助开关区，且0P-amp将输入信号与流水线型ADC的子ADC (sub ADC)的输出比特之间 的残余输出至下一个MDAC。 图1是依据现有技术的开关10的示意图。根据现有技术，OP-amp的输入信号与输 出信号的多个共模电压(common mode voltage)被设为VDD/2，其中，VDD是OP-amp的供电 电压。另外，如图1所示，开关区内的每一个开关由N型金属氧化物半导体(Negative Metal Oxide Semiconductor,以下简称为NMOS)晶体管MN与P型金属氧化物半导体(Positive Metal Oxide Semiconductor,以下简称为PMOS)晶体管MP的组合而组成。当MDAC在 低供电电压(例如VDD二 1.2V)下运算，且开关10处于接通模式时，开关10将形成死区 (dead-zone)。 请参考图2。图2是处于接通模式的开关10的NMOS晶体管MN与PMOS晶体管PN 的输入电压VIN与跨导(transconductance)之间的关系示意图。在图2中，曲线11表示 NMOS晶体管丽的跨导，曲线12则表示PMOS晶体管PN的跨导，且VDD = 1. 2V。从图2中 可以看出，当输入电压VIN位于电压(VDD-VTN)与电压|VTP|之间时，出现死区，其中，VTN 是NMOS晶体管的门限电压，且|VTP|是PMOS晶体管的绝对门限电压(absolute threshold voltage)。换句话说，若供电电压VDD较低，则开关IO存在死区。在这种情形下，电容区可 能无法正确的抽样输入信号。 由于OP-amp的输入信号的共模电压设为VDD/2,因此，OP-amp的输入级也被偏压 为VDD/2。然而，当VDD是低供电电压但是系统仍需高速运算时，设计一个偏压为VDD/2的 输入级十分困难。因此，设计一个运算在较低供电电压却具有较高运算速率的流水线型ADC 是ADC领域当前的挑战。
发明内容
为解决以上技术问题，本发明提供了一种高速，且只需低供电电压的MDAC。
本发明提供了一种MDAC，包含OP-amp， OP-amp输入开关区，电容区，抽样开关区， 参考电压开关区，以及反馈开关区。OP-amp在第一供电电压以及第二供电电压下运算，其 中，第一供电电压高于第二供电电压；OP-amp输入开关区耦接于共模电压，选择性地将共模电压耦接至0P-amp的多个输入节点，其中，包含在OP-amp输入开关区内的所有开关仅利 用PMOS晶体管来实现，且第一供电电压与共模电压之间的第一电压差小于共模电压与第 二供电电压之间的第二电压差；电容区耦接于OP-amp输入开关区，对相应于输入信号的电 荷进行抽样或对相应于参考信号的电荷进行抽样；抽样开关区耦接于输入信号，选择性地 将输入信号耦接至电容区；参考电压开关区耦接于电容区，选择性地将参考信号耦接至电 容区；以及反馈开关区，耦接于电容区与OP-amp的输出节点之间，选择性地将OP-amp的输 出节点耦接至电容区。 本发明提供的MDAC能够在低供电电压的情形下，进行高速运算，进而避免了由于 供电电压低而导致的运算不正确的问题。
图1是依据现有技术的开关的示意图。 图2是依据图1所示的处于接通模式的开关的输入电压与跨导之间的关系的示意 图。 图3是依据本发明实施方式的MDAC的示意图。 图4是依据本发明实施方式的图3所示的MDAC的时钟CK1，时钟CK2，时钟CKld， 以及时钟CK2d的时序图。 图5是依据本发明实施方式的处于接通状态的本征NMOS开关、NMOS开关、以及 PMOS开关的输入电压与跨导间的关系的示意图。
具体实施例方式
在本说明书以及权利要求书当中使用了某些词汇来指代特定的元件。本领域的技 术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要 求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。 在通篇说明书及权利要求当中所提及的"包含"是一个开放式的用语，因此应解释成"包含 但不限定于"。另外，"耦接"一词在此包含任何直接及间接的电气连接手段。因此，若文中 描述第一装置耦接于第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其 它装置或连接手段间接地电气连接至第二装置。 请参考图3。图3是依据本发明实施方式的MDAC 300的示意图。MDAC 300包含差 分OP-amp 302， OP-amp输入开关区304，电容区306，抽样开关区308，参考电压开关区310， 以及反馈开关区312。差分OP-amp 302在供电电压Vdd以及对地电压(ground voltage) Vss下运算。需注意，为了更清楚的描述本发明的精神，供电电压Vdd是低供电电压，例如， 1. 2V，且对地电压Vss为0V。 OP-amp输入开关区304耦接于共模电压Vcm，用于选择性地将共模电压Vcm耦接 至差分OP-amp 302的输入节点Nip及Nin，其中，包含在OP-amp输入开关区304内的所有 开关利用PMOS晶体管来实现，以减少OP-amp输入开关区304的阻抗及电容。电容区306耦 接于OP-amp输入开关区304，用于对相应于输入信号的电荷进行抽样或对相应于参考信号 的电荷进行抽样。差分输入信号包含第一输入信号Vi皿以及第二输入信号Vinp。抽样开 关区308耦接于第一输入信号Vi皿以及第二输入信号Vinp，用于选择性地将第一输入信号Vi皿以及第二输入信号Vinp耦接至电容区306 。差分参考信号包含第一参考电压Vdacn以 及第二参考电压Vdacp，其中，第一参考电压Vdacn可以高于第二参考电压Vdacp。参考电压 开关区310耦接于电容区306，用于根据子ADC(未绘示)的输出选择性地将第一参考电压 Vdacn或第二参考电压Vdacp耦接至电容区306 。反馈开关区312耦接于电容区306与差分 OP-amp 302的输出节点Nop及Non之间，用于选择性地将差分OP-amp 302的输出节点Nop 及Non耦接至电容区306。根据本发明的一实施方式，MDAC 300配置为OP-amp共用配置， 因此MDAC 300进一步包含OP-amp共用开关区314，然而，这并不是本发明的限制。OP-amp 共用开关区314耦接于差分OP-amp 302的输入节点Nip及Nin与OP-amp输入开关区304 之间，当MDAC 300进入保持阶段(hold phase)时，用于选择性地将差分OP-amp 302的输 入节点Nip及Nin连接至OP-amp输入开关区304，或当MDAC 300进入抽样阶段(sampling phase)时，用于将差分OP-amp 302的输入节点Nip及Nin从OP-amp输入开关区304断开， 其中，包含在OP-amp共用开关区314内的所有开关仅利用PMOS晶体管来实现。
此外，共模电压Vcm设为基本上与供电电压Vdd相等。同样地，这并不是本发明的 限制。换句话说，共模电压Vcm的选取是为了符合一种条件，此条件是，供电电压Vdd与共模 电压Vcm之间的第一电压差小于共模电压Vcm与对地电压Vss之间的第二电压差。更具体 地，可以选取共模电压Vcm来符合一种条件，此条件是，所述第一 电压差小于供电电压Vdd 与对地电压Vss之间电压差的四分之一，且所述第二电压差不小于供电电压Vdd与对地电 压Vss之间电压差的四分之三。 请再次参考图3。如图3所示，OP-amp输入开关区304包含PMOS开关Sl，PMOS开 关S2以及PMOS开关S3。 PMOS开关SI，PMOS开关S2以及PMOS开关S3通过时钟(clock) CK1控制，其中，PMOS开关SI耦接于节点Nl与共模电压Vcm之间，PMOS开关S2耦接于节 点N2与共模电压Vcm之间，以及PMOS开关S3耦接于节点Nl与节点N2之间。
电容区306包含电容C1，电容C2，电容C3，电容C4，其中，电容C1耦接于节点N3与 节点Nl之间，电容C2耦接于节点N4与节点Nl之间，电容C3耦接于节点N5与节点N2之 间，以及电容C4耦接于节点N6与节点N2之间。 抽样开关区308通过时钟CKld控制，抽样开关区308包含本征NMOS开关S4，本征 NMOS开关S5，本征NMOS开关S6，以及本征NMOS开关S7，其中，本征NMOS开关S4耦接于第 一输入信号Vi皿与节点N3之间，本征NMOS开关S5耦接于第一输入信号Vi皿与节点N4 之间，本征NMOS开关S6耦接于第二输入信号Vinp与节点N5之间，以及本征NMOS开关S7 耦接于第二输入信号Vinp与节点N6之间。 一般地，本征NMOS有一个约为0. 1V-0. 2V的低 门限电压VTN。 参考电压开关区310通过时钟CK2d控制，参考电压开关区310包含NMOS开关S8， PMOS开关S9， NMOS开关S15，以及PMOS开关S14，其中，NMOS开关S8耦接于第一参考电压 Vdacn与节点N4之间，PMOS开关S9耦接于第二参考电压Vdacp与节点N5之间，NMOS开关 S15耦接于第一参考电压Vdacn与节点N5之间，以及PMOS开关S14耦接于第二参考电压 Vdacp与节点N4之间。 反馈开关区312通过时钟CK2d控制，反馈开关区312包含本征NMOS开关S10以 及本征NMOS开关S11，其中，本征画0S开关SIO耦接于输出节点Nop与节点N3之间，以及 本征NMOS开关Sll耦接于输出节点Non与节点N6之间。
0P-amp共用开关区314通过时钟CK2控制，OP-amp共用开关区314包含PMOS开 关S12以及PMOS开关S13，其中，PMOS开关S12耦接于节点Nl与输入节点Nin之间，以及 PMOS开关S13耦接于节点N2与输入节点Nip之间。 图4是依据本发明实施方式的图3所示的MDAC 300的时钟CK1，时钟CK2，时钟 CKld，以及时钟CK2d的时序图。如图4所示，时钟CKld是时钟CKl的延迟时钟，时钟CK2d 是时钟CK2的延迟时钟。也就是说，时钟CKl与时钟CKld的上升沿对齐，而时钟CKld的下 降沿迟于时钟CKl的下降沿，时钟CK2与时钟CK2d的上升沿对齐，而时钟CK2d的下降沿迟 于时钟CK2的下降沿。此外，时钟CKl与时钟CK2互不重叠(non-overlapped)，同时时钟 CKld与时钟CK2d互不重叠。时钟CK1，时钟CK2，时钟CKld，以及时钟CK2d的高电压电平 与供电电压Vdd相等，也就是，l. 2V，且时钟CKl，时钟CK2，时钟CKld，以及时钟CK2d的低电 压电平与对地电压Vss相等，也就是，OV。当时钟CKl/时钟CKld位于高电压电平时，MDAC 300则处于抽样阶段，且当时钟CK2/时钟CK2d位于高电压电平时，MDAC 300则处于保持阶 段。 当将共模电压Vcm设为基本上与供电电压Vdd相等时，差分OP-amp 302的输入 级也应该设计为偏压在供电电压Vdd。因此，当通过时钟CK1接通(turnon)PMOS开关Sl， PMOS开关S2，以及PMOS开关S3时，PMOS开关Sl， PMOS开关S2，以及PMOS开关S3具有良 好的开关特性。类似地，当通过时钟CK2接通PMOS开关S12及PMOS开关S13时，PMOS开 关S12及PMOS开关S13也具有良好的开关特性。 图5是处于接通状态的本征NMOS开关、NMOS开关、以及PMOS开关的输入电压与 跨导之间的关系的示意图。请参考图5，曲线502表示本征NMOS开关的跨导，曲线504表 示PMOS开关的跨导，以及曲线506表示NMOS开关的跨导。从图5可以看出，当共模电压 Vcm基本上与供电电压Vdd相等(也就是，1.2V)时，曲线504表示的跨导较为理想。另一 方面，抽样开关区308内的本征NMOS开关S4，本征NMOS开关S5，本征NMOS开关S6，以及本 征NMOS开关S7的跨导通过图5的曲线502表示，因为门限电压VTN较小，所以上述跨导也 较为理想。然而，由于差分输入信号是变化信号，本发明并不限于仅利用本征NMOS晶体管 来实现抽样开关区308内的开关。在本发明另一实施方式中，每一个开关(包含抽样开关 区308内的开关)利用一个本征NMOS晶体管并联一个PMOS晶体管来实现。因此，其跨导 可以看作是曲线502与曲线504的结合，则所述跨导在0V到供电电压Vdd的范围内不存在 死区。 当通过时钟CK2d接通参考电压开关区310时，将第一参考电压Vdacn耦接至节点 N4的NMOS开关S8的跨导可以通过曲线506表示。将第二参考电压Vdacp耦接至节点N5 的PM0S开关S9的跨导可以通过曲线504表示。需注意，这并不是本发明的限制。依据本 发明另一实施方式，参考电压开关区310利用NMOS晶体管将第一参考电压Vdacn耦接至节 点N4，并利用本征NMOS晶体管将第二参考电压Vdacp耦接至节点N5，这样可以减少ADC系 统的布线以及控制逻辑数目，其中，第一参考电压Vdacn可以高于第二参考电压Vdacp。
此夕卜，当通过时钟CK2d接通反馈开关区312时，本征NMOS开关S10及本征NMOS 开关Sll的跨导也可以通过图5所示的曲线502表示。然而，本发明并不限于仅利用本征 NMOS晶体管来实现反馈开关区312内的开关。在本发明另一实施方式中，每一个开关(包 含反馈开关区312内的开关)利用一个本征NMOS晶体管与一个PMOS晶体管的组合来实现。
7因此，跨导可以看作是曲线502与曲线504的结合，则所述跨导在0V到供电电压Vdd的范 围内不存在死区。 总体来说，本发明实施方式所提供的MDCA，通过设定基本上与供电电压相等的共 模电压Vcm，进而显著地减轻了高速且低压供电系统内差分OP-amp输入级的设计难度。
虽然本发明已以较佳实施方式揭露如上，然其并非用以限定本发明，任何所属技 术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围 应以权利要求所界定的范围为准。
权利要求
一种乘法数模转换器，包含运算放大器，在第一供电电压以及第二供电电压下运算，其中，所述第一供电电压高于所述第二供电电压；运算放大器输入开关区，耦接于共模电压，选择性地将所述共模电压耦接至所述运算放大器的多个输入节点，其中，包含在所述运算放大器输入开关区内的所有开关仅利用P型金属氧化物半导体晶体管来实现，且所述第一供电电压与所述共模电压之间的第一电压差小于所述共模电压与所述第二供电电压之间的第二电压差；电容区，耦接于所述运算放大器输入开关区，对相应于输入信号的电荷进行抽样或对相应于参考信号的电荷进行抽样；抽样开关区，耦接于所述输入信号，选择性地将所述输入信号耦接至所述电容区；参考电压开关区，耦接于所述电容区，选择性地将所述参考信号耦接至所述电容区；以及反馈开关区，耦接于所述电容区以及所述运算放大器的多个输出节点之间，选择性地将所述运算放大器的所述输出节点耦接至所述电容区。
2. 根据权利要求1所述的乘法数模转换器，其特征在于，所述第一电压差小于所述第 一供电电压与所述第二供电电压之间的电压差的四分之一，以及所述第二电压差不小于所 述第一供电电压与所述第二供电电压之间的所述电压差的四分之三。
3. 根据权利要求1所述的乘法数模转换器，其特征在于，所述共模电压基本上与所述 第一供电电压相等。
4. 根据权利要求1所述的乘法数模转换器，其特征在于，所述乘法数模转换器进一步 包含运算放大器共用开关区，耦接于所述运算放大器的所述输入节点与所述运算放大器 输入开关区之间，当所述乘法数模转换器进入保持阶段时，选择性地将所述运算放大器的 所述输入节点连接至所述运算放大器输入开关区，或当所述乘法数模转换器进入抽样阶段 时，将所述运算放大器的所述输入节点从所述运算放大器输入开关区断开，其中，包含在所 述运算放大器共用开关区内的所有开关仅利用P型金属氧化物半导体晶体管来实现。
5. 根据权利要求1所述的乘法数模转换器，其特征在于，包含在所述抽样开关区内的 所有开关仅利用本征N型金属氧化物半导体晶体管来实现。
6. 根据权利要求1所述的乘法数模转换器，其特征在于，包含在所述抽样开关区内的 每一个开关利用至少一个本征N型金属氧化物半导体晶体管与至少一个P型金属氧化物半 导体晶体管的组合来实现。
7. 根据权利要求1所述的乘法数模转换器，其特征在于，所述参考电压开关区包含 第一开关，耦接于第一参考电压与所述电容区之间，其中，所述第一开关利用至少一个N型金属氧化物半导体晶体管来实现，且所述第一开关不包含P型金属氧化物半导体晶体 管；以及第二开关，耦接于第二参考电压与所述电容区之间，其中，所述第一参考电压不同于所 述第二参考电压，所述第二开关利用一个P型金属氧化物半导体晶体管来实现，且所述第 二开关不包含N型金属氧化物半导体晶体管。
8. 根据权利要求1所述的乘法数模转换器，其特征在于，所述参考电压开关区包含第一开关，耦接于第一参考电压与所述电容区之间，其中，所述第一开关利用至少一个 N型金属氧化物半导体晶体管来实现，且所述第一开关不包含P型金属氧化物半导体晶体 管；以及第二开关，耦接于第二参考电压与所述电容区之间，其中，所述第一参考电压不同于所 述第二参考电压，所述第二开关利用至少一个本征N型金属氧化物半导体晶体管来实现， 且所述第二开关不包含P型金属氧化物半导体晶体管。
9. 根据权利要求7或8所述的乘法数模转换器，其特征在于，所述第一参考电压高于所 述第二参考电压。
10. 根据权利要求1所述的乘法数模转换器，其特征在于，包含在所述反馈开关区内的 所有开关仅利用本征N型金属氧化物半导体晶体管来实现。
11. 根据权利要求1所述的乘法数模转换器，其特征在于，包含在所述反馈开关区内的 每一个开关利用至少一个本征N型金属氧化物半导体晶体管与至少一个P型金属氧化物半 导体晶体管的组合来实现。
全文摘要
本发明提供了一种乘法数模转换器，包含运算放大器，在第一供电电压以及第二供电电压下运算；运算放大器输入开关区，耦接于共模电压，选择性地将共模电压耦接至运算放大器的输入节点，其中，共模电压基本上与第一供电电压相等；电容区，耦接于运算放大器输入开关区，对相应于输入信号的电荷或相应于参考信号的电荷进行抽样；抽样开关区，耦接于输入信号，选择性地将输入信号耦接至电容区；参考电压开关区，耦接于电容区，选择性地将参考信号耦接至电容区；以及反馈开关区，耦接于电容区与运算放大器的输出节点之间。本发明提供的乘法数模转换器，能够在供电电压低的情形下，进行高速运算，从而可以避免由于低供电电压而导致的运算不正确的问题。
文档编号H03M1/66GK101753145SQ200910210790
公开日2010年6月23日 申请日期2009年11月10日 优先权日2008年12月19日
发明者康宗弘, 涂维轩 申请人:联发科技股份有限公司