专利名称：锁相环的制作方法
技术领域：
本发明涉及频率产生电路，特别涉及锁相环。
背景技术：
许多不同类型的集成电路和非集成电路都采用了频率产生电路，例如锁相环 (PLL)。采用频率产生电路的集成电路的一些例子包括图形(graphic)处理器、中央处理单 元、微处理器、通信IC或其它适合采用频率产生器的IC。为设计出具有所需特征(例如低 相位噪声)的PLL，典型的环路滤波器要求大于IOnF的电容值，以适应PLL的稳定性需求。 但较大的电容需要较大的芯片面积。因此，需要在不大幅增加芯片面积的前提下提高PLL 的稳定性。
发明内容
有鉴于此，本发明提供一种锁相环，其目的之一以解决提高PLL稳定性需要芯片 面积过大的问题。本发明提供一种锁相环，包含一整数部分(integral part)，包含一第一相位频 率侦测器、一第一电荷泵电路、一可控振荡器和一采样(sampling)调整单元，其中，该第一 相位频率侦测器提供一误差信号，该第一电荷泵电路根据该误差信号产生一控制信号，该 可控振荡器根据该控制信号提供一输出频率，以及该采样调整单元减少根据该误差信号更 新该控制信号的次数；以及一分数部分(proportional part)，耦接在该可控振荡器和一参 考频率之间，该分数部分运作在一分数模式。本发明另提供一种锁相环，包含一整数部分，包含一可控振荡器和一采样调整单 元，其中，该可控振荡器根据一控制信号提供一输出频率，以及，该采样调整单元减少该控 制信号的更新频率；以及一分数部分，运作于一分数模式，该分数部分包含一第一相位频 率侦测器、一第一电荷泵电路和一第一分频器，其中，该第一相位频率侦测器耦接于一参考 频率和一第一反馈频率，该第一电荷泵电路耦接于该第一相位频率侦测器和该可控振荡器 之间，以及，该第一分频器以一第一分数分频因子对该输出频率分频，以产生该第一反馈频 率。本发明又提供一种锁相环，包含一分数部分，运作在一分数模式，该分数部分根 据一参考频率和一第一反馈频率之间的一误差信号来控制一可控振荡器；以及一整数部 分，运作在一整数模式，该整数部分包含一第一分频器和一第二分频器，该第一分频器对该 可控振荡器产生的一输出频率分频，以产生一已分频输出频率，该第二分频器对该参考频 率进行分频，以产生一已分频参考频率，使得该整数部分根据该已分频参考频率与该已分 频输出频率之间的一误差信号来控制该可控振荡器。本发明还提供一种锁相环，包含一分数部分，运作在一分数模式，以控制一可控 振荡器；以及一整数部分，控制该可控振荡器，该整数部分包含一第一分频器、一 AND逻辑 单元和一判决(determination)单元，该第一分频器对该可控振荡器产生的一输出频率分
5频，以产生一已分频输出频率；该AND逻辑单元根据一使能信号，将一误差信号选择性输出 至一相位频率侦测器；以及，当该已分频输出频率积累至一阈值时，该判决单元激活该使能 信号，使得该AND逻辑单元输出该误差信号至该电荷泵电路。本发明提供的锁相环在不大幅增加芯片面积的前提下提高了 PLL的稳定性。
图1是根据本发明一个实施例的PLL 100A的示意图。图2是根据本发明另一实施例的PLL 100B的示意图。
具体实施例方式在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具 有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续 的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为 区分的准则。在通篇说明书及后续的请求项当中所提及的“包括”和“包含”系为一开放式 的用语，故应解释成“包含但不限定于”。以外，“耦接” 一词在此系包含任何直接及间接的 电性连接手段。间接的电性连接手段包括通过其它装置进行连接。为提高PLL的稳定性，本发明的实施例通过降低可控振荡器控制信号的更新频率 (update ratio)和/或更新次数，以提高PLL的等效电容值。图1是根据本发明一个实施 例的PLL 100A的示意图。如图1所示，PLL 100A包含整数部分IOA和分数部分20A，PLL 100A根据参考频率Skef提供输出频率SOTT。整数部分IOA包含分频器11和分频器12、相位 频率侦测器(Phase Frequency Detector，PFD) 13、整数电荷泵电路14、环路滤波器15以及 可控振荡器16，分数部分20A包含PFD 21、分数电荷泵电路22、分频器23以及三阶Sigma Delta调制器(SigmaDelta Modulator, SDM) 24 (此处以三阶SDM为例，但本发明并不以此 为限)。在此实施例中，整数部分IOA运作于整数模式，分数部分20A运作于分数模式。分频器11对参考频率Skef进行分频，以产生已分频输入频率SD，分频器12对输出 频率Stm进行分频，以产生已分频输出频率Sfbi (可称为第二反馈频率)。PFD 13比较已分 频输入频率Sd与来自分频器12的已分频输出频率Sfbi的相位差和/或频率差。基于上述 相位差和/或频率差，PFD 13产生误差信号SE。举例而言，误差信号Se可包含上信号(up signal)和/或下信号(未示出)。上信号引起整数电荷泵电路14作为源头使大量电流流 向环路滤波器15 (例如提供更多的正电流脉冲)，下信号引起整数电荷泵电路14从环路滤 波器15接收(sink)更多的电流(例如提供更多的负电流脉冲)。因此，整数电荷泵电路 14产生的电流信号(即控制信号S。PI)或者作为源头使电流流向环路滤波器15，或者从环路 滤波器15接收电流。环路滤波器15将来自整数电荷泵电路14的电流信号(即控制信号 Scpi)转化为控制电压。接着，可控振荡器16将控制电压转化为输出频率S·。举例而言，可 控振荡器16可以是压控振荡器(VCO)或者流控振荡器(CCO)，但本发明并不以此为限。分频器23受三阶SDM 24控制对输出频率Squt分频，以产生已分频输出频率 Sfbp(可称为第一反馈频率)。PFD 21比较参考频率Skef与来自分频器23的已分频输出频 率Sfbp的相位差和/或频率差。基于上述相位差和/或频率差，PFD21产生误差信号SEP。 类似的，误差信号Sep包含上信号和/或下信号(未示出)。上信号引起分数电荷泵电路22作为源头使大量电流流向环路滤波器15(例如提供更多的正电流脉冲)，下信号引起分数 电荷泵电路22从环路滤波器15接收更多的电流(例如提供更多的负电流脉冲)。因此，分 数电荷泵电路22产生的电流信号(即控制信号Sot)或者作为源头使电流流向环路滤波器 15，或者从环路滤波器15接收电流。在此实施例中，分频器23和三阶SDM 24经由配置以分数分频因子(fractional divisor)N. f对输出频率S。UT分频，分数分频因子N. f可以是10. 1,10. 2,10. 3...或其它任 意分数。例如，当分数分频因子N. f是10. 1时，分频器23以10 (即N)对输出频率Squt分频 九次，接着以11(即N+1)对输出频率Sott分频一次，上述分频步骤重复进行。当分数分频 因子N. f是10. 2时，分频器23以10 (即N)对输出频率Squt分频四次，接着以11 (即N+1) 对输出频率Stm分频一次，上述分频步骤重复进行。此外，分数分频因子也可以是10. 5，此 时分频器23以10(即N)、ll(即N+1)两个除数轮流对输出频率Squt分频。由于参考频率 Seef的频率是10MHz，输出频率Sott的频率是101MHz，因此分数分频因子是10. 1。在没有分 频器11的情况下，由于参考频率Skef和输出频率Squt的频率分别是10MHz、101MHz，因此要 求以10. 1对输出频率Squt分频。由此，在没有分频器11的PLL 100A中，PFD 13比较两个 IOMHz频率(即参考频率Skef和已分频输出频率Sfbi)的相位差和/或频率差，所以分频器 12、PFD 13、整数电荷泵电路14、环路滤波器15和可控振荡器16所构成的回路传输函数可
表示为
其中，Kp表示从PFD 21至分数电荷泵电路22的路径 V sxC J Nxs
增益值，Kz表示从PFD 13至整数电荷泵电路14的路径增益值，s表示ω域，C表示环路滤 波器15的等效电容值，N表示分频器12的分频因子，Kvco表示可控振荡器16的增益。在根据本发明实施例的具有分频器11的PLL 100Α中，分频器11作为采样调整单 元，经由配置与分频器12配合，以减少根据误差信号Se更新控制信号Scpi的次数。例如，分 频器11经由配置以整数分频因子Q对参考频率Skef分频，分频器12经由配置以整数分频
因子P对输出频率Sot分频，其中，$可以等于分数分频因子N. f。因此，输出频率Sott的频
率Ftm可表示为Aw = N-f x Fref = "^x Α"其中Fkef表示参考频率Skef的频率。因为参考频率Skef的频率是10MHz，分数分频因子是10. 1，输出频率Squt的频率 是101MHz，所以P和Q可设计为整数，例如分别为101和10。在根据本发明实施例的PLL 100A(具有分频器11)中，由于对IOMHz的参考频率Skef以10分频，对IOlMHz的输出频率 Sout以101分频，此时PFD 13是比较两个IMHz频率(即已分频输入频率Sd和已分频输出频 率Sfbi)的相位差和/或频率差，而非比较两个IOMHz频率。因此，与没有分频器11的PLL 100A相比，本发明实施例的PFD 13产生误差信号Se的次数减少至十分之一，也就是说，误 差信号Se的采样降低到没有分频器11的PLL 100A的十分之一。因此，根据误差信号&更 新控制信号S。PI的次数减少到没有分频器11的PLL 100A的十分之一，也就是说，控制信号 Scpi的更新频率降低至一成。于是，环路滤波器15的充电/放电周期增加至没有分频器11 的PLL 100A的十倍。因此，在PLL 100A中，分频器12、PFD 13、整数电荷泵电路14、环路滤波器15和可控振荡器16构成的回路传输函数可表示为
比较前文提
到的两个传输函数，本领域具有通常知识者可理解，PLL 100A中环路滤波器15的等效电容 值是没有分频器11的PLL100A的Q倍，由于PLL系统的稳定性与其中环路滤波器的等效电 容值成正比，因此PLL 100A的系统稳定性相应提高。图2是根据本发明另一实施例的PLL 100B的示意图。如图2所示，PLL 100B与 PLL 100A相似，差别仅在于PLL 100B配置包含判决单元32和AND逻辑单元33 (图2中标 示为AND)的采样调整单元，以减少误差信号Se WPFD 13”输出至整数电荷泵电路14”的 频率，也就是减少根据误差信号Se更新控制信号S。PI的次数。分数部分20B的运作和结构 与分数部分20A相似，为简洁起见在此省略。分频器12”受一阶SDM 31 (此处以一阶SDM为例，但本发明并不以此为限)控制 对输出频率Sott分频，以产生已分频输出频率Sfbi (可称为第二反馈频率)。在此实施例中， 分频器12”受控以分数分频因子N. f对输出频率Squt分频，由于分频器12”与分频器23类 似，可在同一组件中实现分频器23与分频器12”，以节约布局面积。PFD 13”比较参考频率 Seef与来自分频器12”的已分频输出频率Sfbi的相位差和/或频率差。基于上述相位差和 /或频率差，PFD 13”产生误差信号SE。举例而言，误差信号Se可包含上信号和/或下信号 (未示出)。上信号引起整数电荷泵电路14”作为源头使大量电流流向环路滤波器15”(例 如提供更多的正电流脉冲)，下信号引起整数电荷泵电路14”从环路滤波器15”接收更多的 电流(例如提供更多的负电流脉冲)。因此，整数电荷泵电路14”产生的电流信号(即控 制信号S。PI)可作为源头使电流流向环路滤波器15”，或者从环路滤波器15”接收电流。环 路滤波器15”将来自整数电荷泵电路14”的电流信号(即控制信号S。PI)转化为控制电压。 接着，可控振荡器16”将控制电压转化为输出频率SOTT。一阶SDM 31积累在分频器12”对输出频率Squt分频时所产生的余数(即“.f”)， 使分频器12”可根据所积累的余数对输出频率Sott以N或N+1选择性分频。例如，当所积累 的余数未溢出(overflow)时，一阶SDM 31使分频器12”以N对输出频率Squt分频；当所积 累的余数溢出时，一阶SDM 31使分频器12”以N+1对输出频率Squt分频；但本发明并不以此 为限。判决单元32确定所积累的余数是否等于或大于一个预定阈值(threshold value), 若所积累的余数等于预定阈值，则判决单元32激活使能信号Seno AND逻辑单元33包含两 个输入端，分别从PFD 13”接收误差信号Se、从判决单元32接收使能信号Sen，当使能信号 Sen激活时，AND逻辑单元33将已接收误差信号Se输出至整数电荷泵电路14”。因此，在一 些实施例中，PLL 100B只有分数部分20B在处理参考频率Skef，直到判决单元32确定所积 累的余数等于或大于预定阈值时，整数部分IOB才开始参与处理参考频率SKEF。举例而言，假设参考频率Skef和输出频率Sott的频率分别为IOMHz和101MHz，分频 器12”受控以10. 1(即分数分频因子)对输出频率Squt分频。一阶SDM 31积累在分频器 12”以10对输出频率Stm分频时所产生的余数(即“.f”)。当所积累的余数溢出时，一阶 SDM 31使分频器12”以11对输出频率Squt分频，同时将所积累的余数复位为零。当确定所 积累的余数为零时，判决单元32激活使能信号Sen，使得AND逻辑单元33将来自PFD 13”的 误差信号Se输出至整数电荷泵电路14”。也就是说，仅当所积累的余数溢出时(即以11对 输出频率Stm分频)，才将误差信号Se从PFD 13”输出至整数电荷泵电路14”。
在此实施例中，由于分数分频因子是10. 1，分频器12”以10对输出频率Sott分频 九次，接着以11对输出频率Stm分频一次，并重复上述分频步骤。于是，误差信号SeWPFD 13”输出至整数电荷泵电路14”的次数(或者频率)减少至没有采样调整单元(即判决单 元32和AND逻辑单元33)的PLL 100B的十分之一。因此，根据误差信号Se更新控制信号 Scpi的次数减少至没有采样调整单元的PLL 100B的十分之一，所以控制信号S。PI的更新频 率也降至十分之一。由此，本领域具有通常知识者可理解，PLL 100B的等效电容值是没有 采样调整单元的PLL 100B的10倍，由于PLL系统的稳定性与其中环路滤波器的等效电容 值成正比，因此PLL 100B的系统稳定性相应提高。在一些实施例中，分数分频因子可以是10. 2，则分频器12”以10对输出频率Squt 分频四次，接着以11对输出频率Sott分频一次，并重复上述分频步骤。由于仅当所积累的 余数溢出时(即以11对输出频率Sot分频)，才将误差信号SeWPFD 13”输出至整数电荷 泵电路14”，因此将误差信号Se从PFD 13”输出至整数电荷泵电路14”的次数减少至没有 采样调整单元的PLL 100B的四分之一。于是，PLL 100B的等效电容值是没有采样调整单 元的PLL 100B的等效电容值的四倍。另外，分数分频因子也可以是10. 5，其中，分频器12” 以10和11轮流对输出频率Squt分频。于是，将误差信号Se WPFD 13”输出至整数电荷泵 电路14”的次数(或频率)减少至没有采样调整单元的PLL 100B的一半。因此，PLL100B 的等效电容值是没有采样调整单元的PLL 100B的等效电容值的两倍。因此，根据本发明实施例的PLL可以在不大幅增加芯片面积的前提下，增大PLL的 等效电容值以提高PLL稳定性。任何熟习此项技艺者，在不脱离本发明之精神和范围内，当可做些许的更动与润 饰，因此本发明之保护范围当视所附之权利要求所界定者为准。
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权利要求
一种锁相环，包含整数部分，包含第一相位频率侦测器、第一电荷泵电路、可控振荡器和采样调整单元，其中，该第一相位频率侦测器提供误差信号，该第一电荷泵电路根据该误差信号产生控制信号，该可控振荡器根据该控制信号提供输出频率，以及该采样调整单元减少根据该误差信号更新该控制信号的次数；以及分数部分，耦接在该可控振荡器和参考频率之间，该分数部分运作在分数模式。
2.如权利要求1所述的锁相环，其特征在于，该整数部分运作在整数模式。
3.如权利要求2所述的锁相环，其特征在于，该采样调整单元减少对该误差信号的采 样，使得根据该误差信号更新该控制信号的该次数减少。
4.如权利要求2所述的锁相环，其特征在于，该整数部分进一步包含第一分频器，该 第一分频器以P对该输出频率分频，并将第一已分频输出频率输出至该第一相位频率侦测 器，以及，该采样调整单元包含第二分频器，该第二分频器以Q对该参考频率分频，并将已 分频输入频率输出至该第一相位频率侦测器，其中，P和Q为整数。
5.如权利要求4所述的锁相环，其特征在于，该分数部分包含第三分频器，该第三分频 器以分数分频因子对该输出频率分频，使该分数部分运作于该分数模式，其中，该分数分频因子等于·。
6.如权利要求1所述的锁相环，其特征在于，该采样调整单元降低将该误差信号输出 至该第一电荷泵电路的频率，使得根据该误差信号更新该控制信号的该次数减少。
7.如权利要求1所述的锁相环，其特征在于，该整数部分进一步包含第一分频器，该第 一分频器以分数分频因子对该输出频率分频，并将已分频输出频率输出至该第一相位频率 侦测器，以及，该采样调整单元包含AND逻辑单元，具有耦接于该第一相位频率侦测器的输出端的第一输入端，以及耦接于 使能信号的第二输入端；以及判决单元，当该已分频输出频率的余数积累至一阈值时，激活该使能信号，使得该AND 逻辑单元输出该误差信号至该第一电荷泵电路。
8.如权利要求1所述的锁相环，其特征在于，该整数部分包含第一分频器，该第一分频 器受控于第一Sigma Delta调制器以第一分数分频因子对该输出频率分频，以及，该分数部 分包含第二分频器，该第二分频器受控于第二 Sigma Delta调制器以第二分数分频因子对 该输出频率分频。
9.如权利要求8所述的锁相环，其特征在于，该第一Sigma Delta调制器是N阶Sigma Delta调制器，该第二 Sigma Delta调制器是M阶Sigma Delta调制器，且N > M，其中N和 M为整数。
10.如权利要求1所述的锁相环，其特征在于，该可控振荡器包含压控振荡器或流控振 荡器。
11.一种锁相环，包含整数部分，包含可控振荡器和采样调整单元，其中，该可控振荡器根据控制信号提供输 出频率，以及，该采样调整单元减少该控制信号的更新频率；以及分数部分，运作于分数模式，该分数部分包含第一相位频率侦测器、第一电荷泵电路和第一分频器，其中，该第一相位频率侦测器耦接于参考频率和第一反馈频率，该第一电荷泵 电路耦接于该第一相位频率侦测器和该可控振荡器之间，以及，该第一分频器以第一分数 分频因子对该输出频率分频，以产生该第一反馈频率。
12.如权利要求11所述的锁相环，其特征在于，该采样调整单元包含第二分频器，该第 二分频器以Q对该参考频率分频并输出已分频输入频率，该整数部分进一步包含第三分频器，以P对该输出频率分频，并输出第二反馈频率；第二相位频率侦测器，根据该第二反馈频率和该已分频输入频率提供误差信号；以及第二电荷泵电路，根据该误差信号产生该控制信号，其中P和Q是整数。
13.如权利要求12所述的锁相环，其特征在于，$等于该第一分数分频因子。
14.如权利要求11所述的锁相环，其特征在于，该整数部分进一步包含第二分频器，以第二分数分频因子对该输出频率分频，并输出第二反馈频率；第二相位频率侦测器，根据该第二反馈频率和该参考频率提供误差信号；以及第二电荷泵电路，根据该误差信号产生该控制信号；其中，该采样调整单元包含AND逻辑单元和判决单元，该AND逻辑单元具有耦接于该第 二相位频率侦测器的输出端的第一输入端，以及耦接于使能信号的第二输入端；以及，当来 自该第二分频器的该第二反馈频率的余数积累至阈值时，该判决单元激活该使能信号，使 得该AND逻辑单元输出该误差信号至该第二电荷泵电路。
15.如权利要求14所述的锁相环，其特征在于，该第一分频器受控于N阶SigmaDelta 调制器，该第二分频器受控于M阶Sigma Delta调制器，且N>M，其中N和M为整数。
16.一种锁相环，包含分数部分，运作在分数模式，该分数部分根据参考频率和第一反馈频率之间的第一误 差信号来控制可控振荡器；以及整数部分，运作在整数模式，该整数部分包含第一分频器和第二分频器，该第一分频器 对该可控振荡器产生的输出频率分频，以产生已分频输出频率，该第二分频器对该参考频 率进行分频，以产生已分频参考频率，使得该整数部分根据该已分频参考频率与该已分频 输出频率之间的第二误差信号来控制该可控振荡器。
17.如权利要求16所述的锁相环，其特征在于，该分数部分包含第三分频器，以分数分 频因子对该输出频率分频，该第一分频器以P对该输出频率分频，该第二分频器以Q对该参考频率分频，且*等于该第一分数分频因子。
18.一种锁相环，包含分数部分，运作在分数模式，以控制可控振荡器；以及整数部分，控制该可控振荡器，该整数部分包含第一分频器、AND逻辑单元和判决单元， 该第一分频器对该可控振荡器产生的输出频率分频，以产生已分频输出频率；该AND逻辑 单元根据使能信号，将误差信号选择性输出至相位频率侦测器；以及，当该已分频输出频率 积累至阈值时，该判决单元激活该使能信号，使得该AND逻辑单元输出该误差信号至该电 荷泵电路。
19.如权利要求18所述的锁相环，其特征在于，该第一分频器受控于M阶SigmaDelta调制器，以及，该分数部分包含第二分频器，该第二分频器受控于N阶Sigma Delta调制器， 且N>M，其中N和M为整数。
全文摘要
一种锁相环。其中锁相环包含整数部分，包含第一相位频率侦测器、第一电荷泵电路、可控振荡器和采样调整单元，其中，该第一相位频率侦测器提供误差信号，该第一电荷泵电路根据该误差信号产生控制信号，该可控振荡器根据该控制信号提供输出频率，以及该采样调整单元减少根据该误差信号更新该控制信号的次数；以及分数部分，耦接在该可控振荡器和参考频率之间，该分数部分运作在分数模式。本发明提供的锁相环在不大幅增加芯片面积的前提下提高了PLL的稳定性。
文档编号H03L7/18GK101882928SQ20091021049
公开日2010年11月10日 申请日期2009年11月3日 优先权日2009年5月8日
发明者汪炳颖 申请人:联发科技股份有限公司