具有动态VIO移位保护的双比较器电路的制作方法

本发明涉及金属氧化物半导体(MOS)差分对，及包含一或多个MOS差分对的比较器，以及来自所述比较器的电路和装置。

背景技术：

模拟电压比较器(比较器)广泛用于构建包含MOS晶体管的差分对的具有输入级的电子电路中的方块，其被设计成彼此紧密配合。例如，比较器为用于无线及超大规模集成(VLSI)系统、模拟/混合IC、模/数转换器(ADC's)及数/模转换器(DAC's)的基本模/数接口元件。

比较器可为将一个输入上的信号电压(V_IN)与其另一输入上的参考电压(接地)进行比较的开环装置，其在信号电平中的一个大于另一个时产生为逻辑1或0的数字输出。比较器的外部引脚包含具有非反相输入(+)、反相输入(-)的差分对，且比较器通常还包含输出引脚。在一些应用中，比较器为被配置成施密特触发器的闭环装置，其为具有通过将正反馈应用于比较器的非反相输入来实施的滞后作用的比较器电路。

在诸如针对ADC的多种应用的操作期间，比较器经历可包含大输入电压(V_IN)电平信号的动态信号。在常规MOS比较器中，MOS晶体管的输入差分对的临限电压(Vt)限制了比较器的输入电压范围。如果差分对包含NMOS晶体管，那么输入电压范围的下限为NMOS晶体管的临限电压(Vt)。如果差分对使用PMOS晶体管，那么输入电压范围的上限为VDD减去PMOS晶体管的Vt。

技术实现要素：

在描述的实例中，具有动态VIO移位保护的双比较器电路包含：提供第一决定输出(“outmain”)的第一比较器(“主比较器”)，所述主比较器包含主MOS差分对；以及提供第二决定输出(“outaux”)的包含辅助MOS差分对的第二比较器(“辅助比较器”)。至少所述辅助比较器接收差分输入电压(Vin)且产生耦合至主比较器的启用输入的控制信号(“useaux”)。逻辑电路具有接收outaux及outmain的逻辑输入，以及提供双比较器电路的决定结果的逻辑输出。

当|Vin|<预定电压电平(PVL)时实施第一操作模式(OM)，其中useaux启动主比较器，主比较器接收Vin，且主比较器提供双比较器电路的决定结果。当|Vin|≥PVL时实施第二OM，其中通过至少一个开关防止主MOS差分对产生暂态VIO偏移(“受VIO移位保护”)，且辅助比较器提供双比较器电路的决定结果。

附图说明

图1A为根据实例实施例的包含与逻辑电路一起均接收Vin的主比较器及辅助比较器的提供VIO移位保护的实例双比较器电路的高级描绘，其中辅助比较器电路被配置成感测|Vin|≥PVL且作为回应将useaux信号发送至主比较器使得VIO移位保护主比较器及因此来自VIO移位的双比较器电路。

图1B为根据实例实施例的包含针对图1A的逻辑电路的特别实现的图1A的实例双比较器电路的高级描绘。

图1C描绘了根据实例实施例的公开的双比较器电路的双模式操作，所述双模式操作包含：当|Vin|小于(<)PVL时使用的第一OM，其中主比较器电路提供双比较器电路的决定输出，且辅助比较器电路不提供双比较器电路的决定输出；以及当|Vin|≥PDL时使用的第二OM，其中辅助比较器电路提供双比较器电路的决定输出，且主比较器电路受VIO移位保护。

图2A为包含提供在1:2(“useaux”＝高，开关关闭)至1:3(“useaux”＝低，开关打开)的镜射比率之间实施实例切换的电流比较以提供滞后作用的电流比较方块的实例辅助比较器。

图2B展示根据实例实施例的通过进一步包含施密特触发器的具有用于接收输入的反相逻辑及用于产生outaux的另一逻辑的图2A的辅助比较器实现的逻辑。

图2C为根据实例实施例的进一步包含图2B的用于产生outaux的逻辑的图2A的辅助比较器的真值表。

图3A描绘了对应于第二OM的主比较器中的关闭(切换)机构的操作，其中在所示的主比较器中的PMOS差分对晶体管的源之间打开开关以使得Vsgl＝Vsg2。

图3B描绘了根据实例实施例的对应于第一OM的操作，其中关闭开关，以使得Vsg1-Vsg2＝Vin，且主比较器在打开状态下主动地操作为常规比较器，其中主比较器提供双比较器电路的决定结果，辅助比较器不提供双比较器电路的决定结果。

图4A为根据实例实施例的包含具有动态VIO移位保护的公开的双比较器电路的模/数转换器(ADC)的框图描绘。

图4B为根据实例实施例的包含图4A的ADC的实例微控制器单元(MCU)的框图描绘。

具体实施方式

对于使用显著差分应用输入电压电平操作的金属氧化物半导体(MOS)差分对，可引起暂态临限电压(Vth)移位效应，尤其针对获得较快切换率通常所需的细线(小几何形状)MOS电路装置。具体地，在对应差分对晶体管之间的PMOS晶体管的MOS晶体管栅极到源极电压及NMOS晶体管的栅极到漏极电压的差可导致一个MOS晶体管相对于另一个的Vt移位(ΔVt)。ΔVt可成为需要匹配差分对的MOS差分对的问题，其为多种模拟电路中的基本构建方块，包含在其输入级中具有至少一个差分对的每一比较器电路。

例如，如果比较器的输入级中的差分对暴露于相对较大的应用差分输入信号，诸如≥100mV或数百mV(尤其在相对较长的时间范围(例如，≥10ms)内)，那么所得ΔVt可导致数mV的比较器的输入失调电压(VIO)移位。因此，需要设计一种电路及方法以减少此动态VIO效应的后果。否则，使用细线MOS装置的精密比较器可能为不可能的，而使得包含比较器的电路可能不能够提供所需精密水平。例如，对于12位模/数转换器(ADC)，最低有效位(LSB)可能仅为300μV至400μV，其相较几毫伏的常规比较器的预期动态VIO移位在水平上可能显著更低。

辅助比较器可被配置成确定|Vin|是否≥PVL(描述如下)，其是在使得useaux电平为逻辑高或低的逻辑中实现。替代地，辅助比较器可使用其它电路以确定|Vin|是否≥PVL。还可能使用除辅助比较器或主比较器之外的电路来确定|Vin|是否≥PVL，这是因为此功能可由外部电路提供，以使得辅助比较器电路将从外部电路接收|Vin|是否≥PVL的确定。

由公开的双比较器电路提供的VIO移位保护至少减少(或消除)主MOS差分对中的对应MOS晶体管之间的高电位节点至栅极电压的差。因此，实例实施例使得主比较器能够经历低动态VIO移位(或漂移)以支持在领域内对于低量值(Vin<PVL)可靠地用作精密比较器，以使得公开的双比较器电路在需要时继续提供精密操作。

图1A为根据实例实施例的包含被配置成与逻辑电路150一起接收Vin的主比较器110及辅助比较器120的具有VIO移位保护的实例双比较器电路100的高级描绘。辅助比较器120被配置成感测|Vin|是否≥PVL且将useaux(控制)信号发送给反映此情况的主比较器110。使用可由useaux信号控制的展示为116的至少一个开关，主比较器110的主MOS差分对111受VIO移位保护，因此双比较器电路100免受VIO移位。

主比较器110包含主MOS差分对111以及展示为具有反相的“en”的启用输入。主比较器110的输出展示为outmain 112。主比较器110展示被配置成限制与关联的主差分输入级相关联的主MOS差分对111中的VIO移位的产生的开关116。图3A及图3B(描述如下)提供开关116的实施例。

辅助比较器120包含辅助MOS差分对121，其中辅助比较器120被配置成接收Vin且在其控制输出122处产生第二决定输出(outaux)以及在耦合至主比较器110的反相en输入的辅助输出123处产生useaux。描述与逻辑电路150结合的Useaux用于控制主比较器110何时提供双比较器电路100的决定结果(第一OM)以及主比较器110何时受VIO移位保护(第二OM)，其中辅助比较器120替代地提供双比较器电路100的决定结果。如上所述，受VIO移位保护是指在一些设置中受保护的主MOS差分对111，包含自Vin引发VIO移位的开关116，其中主比较器110不提供双比较器电路100的决定结果。

主MOS差分对111及辅助MOS差分对121的MOS差分对可为PMOS差分对或NMOS差分对。替代地，MOS差分对可包含如果需要轨对轨操作那么NMOS/PMOS装置平行的互补金属氧化物半导体(CMOS)差分对。

双比较器电路100展示为形成于衬底105中及其上的单块集成电路(IC)，诸如包含衬底(包含主体硅)的硅或主体硅衬底上的硅epi。衬底105通常还可包含其它材料，诸如除包含锗的硅以外的基本半导体。衬底105通常还可包含复合半导体，诸如碳化硅、砷化镓、砷化铟或磷化铟。此外，衬底105通常还可包含合金半导体，诸如锗化硅、锗化硅碳化物、磷化镓砷及磷化铟镓。

逻辑电路150(图1A)包含分别接收outaux 123及outmain 112的逻辑输入151及152，且具有产生复合输出(compout)的输出154，所述输出154为双比较器电路100的决定输出。多种逻辑电路可实现此功能，诸如和/或门，或其它类型的逻辑门，诸如“与非”/“或非”。

图1B为根据实例实施例的实例双比较器电路100'的高级描绘，所述双比较器电路为图1A的双比较器电路100且展示作为逻辑电路150'的逻辑电路的特别实现。逻辑电路150'包含经耦合以接收useaux及outaux的“与”门125、经耦合以接收useaux及outmain(当由useaux启用时)的“与”门130以及经耦合以接收outmain(当由useaux启用时)及outaux(当由useaux启用时)的“或”门135。Compout在“或”门135的输出处，其为双比较器电路100的决定输出。

当|Vin|<PVL时使用第一OM，且当|Vin|≥PVL时使用第二OM。在一个实例实施例中，PVL为50mV。如下所述，可通过辅助比较器120的电路设计中使用的镜射比率来设定PVL。例如，见下文描述的图2A中的outp电路151及outn电路152中的电流镜，其为可切换至1:3的比率1:2。在室温下，1:2的电流比率导致近似40mV的PVL。相比而言，在1:3的镜射比率处，PVL近似为60mV以确保某一滞后作用。

PVL通常为进程值。PVL值将随过程变化、温度及其它因素轻微变化。额定PVL值通常不重要。实施电路的PVL通常仅需要提供相对较小及较低电压范围Vin，其与控制信号(useaux)一起产生标记(见图2A的outp节点151a及outn节点152a)，其指示Vin是否在特定预定电压范围内。仅当|Vin|<PVL时，主比较器110中的至少一个开关116限制主比较器110专门用于双比较器电路的决定输出。

图1C描绘了公开的双比较器电路的实例双模式操作，其中当|Vin|<PVL时使用第一OM，且其中展示主比较器110为“作用的”，这是因为其提供双比较器电路100的决定结果，且辅助比较器未提供双比较器电路100的决定结果。当|Vin|≥PVL时使用第二OM，其中展示辅助比较器120为“作用的”，这是因为其提供双比较器电路100的决定结果，且主比较器110的主MOS差分对111受VIO移位保护且不提供双比较器电路100的决定结果。

尽管在|Vin|≥PVL时展示第二OM，但用于决定是否进入第二OM(其中主比较器110的MOS差分对111受VIO移位保护)的负Vin电平及正Vin电平不需要相同，但当不对称电路用于产生PVL时通常相同，如由下文描述的图2A的辅助比较器200提供。公开的实施例通常起预期的作用，只要主比较器110的MOS差分对111不暴露于足以产生主MOS差分对111的MOS装置之间的栅极至源极(PMOS)或栅极至漏极(NMOS)的差的Vin电平，前提是其持续时间导致VIO移位。

图2A为根据实例实施例的实例辅助比较器200，其包含电流比较电路210，所述电流比较电路210提供具有显示为在1:2至1:3的镜射比率之间切换的实例滞后作用的电流比较。当Vin越过及重新越过临限区域时，比较器倾向于以具有甚至少量叠加噪音的低输入频率(缓慢改变的Vin信号)产生多个输出转换。这在大多数应用中是不可接受的，但引入滞后作用通常可对其进行处理。

通过将镜射比率从1:2切换至1:3来定义图2A的滞后作用，且反之亦然。然而，还可使用不同镜射比率来实施公开的双比较器的滞后作用。此外，可通过常规正反馈来提供滞后作用。

辅助MOS差分对121包含分别耦合至包含NMOS晶体管141、142、143及144的电流镜140的在差分(漏极)电流Id1及Id2下操作的PMOS晶体管126、127。展示PMOS晶体管126、127的源极通过电流源Ibias-dn 170偏压。展示跨越耦合至PMOS晶体管127的栅极的inp(+)应用Vin，且inn(-)耦合至PMOS晶体管126的栅极。如上所述，MOS差分对还可实现为NMOS晶体管及CMOS晶体管。辅助MOS差分对121响应于Vin产生差分电流Id1及Id2。

在操作中，辅助MOS差分对121可在≥4至6倍Vt(在室温下＝kT/q，约等于26mV)的Vin电平下基本上完全地将偏压电流ibias_dn 170切换至Id1或至Id2。例如，Id2/Id1针对在30℃下近似50mV的Vin为约2:1，针对下文提供的Id1及Id2的方程式计算：

例如，Id2/Id1针对在30℃下近似50mV的Vin为约2:1。

电流比较电路210由outn电路152及outp电路151提供，outn电路152包含耦合至在Id2下操作的(电流镜140的)NMOS 141的漏极的outn节点152a，outp电路151包含耦合至在Id1下操作的(电流镜140的)NMOS 144的漏极的outp节点151a。图2A的outn节点152a及outp节点151a还展示于下文描述的图2B中及图2C(真值表)中。

电流比较电路210为可操作的以在辅助MOS差分对121中将电流Id1与2x Id2或Id2与2x Idl进行比较。在控制输出122(useaux)处与PMOS装置156相关联的栅极及在控制输出122(useaux)处与PMOS装置158相关联的栅极充当将镜射比率从1:2(当控制输出122电压/输入至栅极useaux＝高，其关闭PMOS装置156及158)切换至1:3(当输入至栅极useaux＝低，其打开PMOS装置156及158)的开关。

电流镜射比率为1:2或1:3，其中图2A的原理使用单位晶体管面积的倍数以实现所需镜射比率。可(根据useaux信号的状态以定义滞后作用)将图2A中的镜射比率1:2改变为不同镜射比率，诸如以实现更高镜射比率(例如，1:3)以提供范围交叉点上的给定滞后作用。

outp节点151a及outn节点152a处的两个标记由辅助比较器200产生，其指示Vin是否在特定预定电压范围内，诸如在至少一个实施例中近似±50mV的PVL范围。在一个实施例中，可通过使镜射比率为用户可配置的来使设定PVL的镜射比率为可编程的。例如，受控的开关可用于添加PVL可编程性。

图2B展示通过进一步包含用于与施密特触发器171及172一起产生outaux的逻辑的图2A的辅助比较器200实现的逻辑260'，其中视情况包含反相作为用于“干扰”电路的标准安全措施。图2B的Outaux未展示于图2A中，这是因为outaux由在图2B中示出为反相器182及“与”门184的逻辑产生。图2B中至逻辑260'的输入由在图2A的outn节点152a及outp节点151a处的信号提供，其分别耦合至施密特触发器171及172(使用反相)。图2B中的outaux及useaux从outn节点152a处的信号电平及outp节点151a处的信号电平导出为逻辑组合。

逻辑功能实施辅助比较器200连同施密特触发器171及172(使用反相)及在图2B中示出为反相器182及“与”门184的outaux产生逻辑展示于下文描述的图2C的真值表中。然而，除图2A及图2B中所示之外的逻辑的多种其它实施可实现为诸如硅的半导体材料。

逻辑260'包含反相器181、182及185以及“与”门183及184。反相器185的输出对应于提供useaux的控制输出122。“与”门184的输出对应于提供outaux的节点123。逻辑260'可通过其它逻辑(诸如通过“与非”门及反相器)实现，因此其将通常取决于所采用的CMOS工艺的性能和条件。

图2C为进一步包含图2B的用于产生outaux的包含反相器182及“与”门184的逻辑的图2A的辅助比较器200的真值表。outn节点152a及outp节点151a的电平为输入变量(这些信号由辅助比较器200产生提供)，且outaux(在辅助输出123处)及useaux(在控制输出122处)为输出变量。例如，展示PVL为50mV。针对Vin<-50mV(相对较大|Vin|)，outn＝l，outp＝0，useaux＝l，且outaux＝0。由于useaux较高，使用第二OM，其中辅助比较器120为“作用的”且提供双比较器电路100的决定结果，且主比较器110的主MOS差分对111受VIO移位保护防止暴露于较大量值Vin(此处≥|50|mV)，且主比较器110不提供双比较器电路100的决定结果。

针对Vin>-50mV且<50mV(相对较小|Vin|)，outn＝l，outp＝l，useaux＝0且outaux＝0。由于useaux较低，使用第一OM，其中辅助比较器120不提供双比较器电路100的决定结果，且允许主比较器110提供双比较器电路100的决定结果。针对Vin>50mV(相对较大|Vin|)，outn＝0，outp＝1，useaux＝l且outaux＝l。由于useaux较高，使用第二OM，其中辅助比较器120提供双比较器电路100的决定结果，且主比较器110的主MOS差分对111又受VIO移位保护且不提供双比较器电路100的决定结果。

为了防止主比较器110的主MOS差分对111在电路操作期间暴露于较大量值Vin，一个相对简单的设置包含与下文示出为111a及111b的主MOS差分对111的对应输入栅极串联的开关。然而，此设置可能存在的缺点可为当开关改变其切换状态时的动态行为。如果输入栅极包含通常针对MOS栅极较高(例如，>毫欧范围)的寄生电阻，那么显著的电压尖脉冲水平为可能的，这是因为寄生电阻产生于开关的电荷注入，释放注入的电荷花费相当长的时间。因此，这有时可能干扰由公开的双比较器呈现的决定结果。

为了解决存在的电压尖脉冲问题，本文公开了一种新的切换方案。即使在当主比较器110不用于双比较器的决定结果的第二OM中，保持主MOS差分对111的MOS晶体管111a及111b的输入栅极与Vin连接。实际上，主MOS差分对111在为主比较器110的PMOS的源极(及在NMOS的情况下为漏极)的另外共同高侧节点处的其偏压电流连接处打开。

可为基本传输栅极的开关116可采用图2C的真值表中定义的useaux信号。在主比较器110的此受VIO移位保护的状态中，相同电流(Id1及Id2)在其主MOS差分对111中的其MOS晶体管中的两者中流动。因此，MOS晶体管111a及111b的栅极到源极电压将为相同的，且两个MOS装置将见证相同偏压条件，以使得其对应的Vth移位将为相同的。因此，主MOS差分对111的VIO将基本上不变化。由于在这些MOS晶体管111a及111b的栅极连接中未发生切换，因此大大减少了由于电荷注入的暂态电压尖脉冲。

图3A描绘了根据实例实施例的响应于相对较大|Vin|(诸如主比较器110中的实例关闭机构的|Vin|≥50mV)的第二OM操作。在图示主比较器110中的主MOS差分对111的MOS晶体管111a及111b的源极之间打开开关116以使得Vsgl＝Vsg2。如上所述，开关116可为基本传输栅极，其中在图2C的真值表定义的useaux信号＝l可用于关闭(打开)PMOS开关。相反逻辑可与NMOS开关一起使用。此条件对应于第二OM，其中辅助比较器120提供双比较器电路100的决定结果，且主比较器110受VIO移位保护，且不提供双比较器电路的决定结果。

图3B描绘了对应于第一OM的实例双比较器操作，其中关闭开关116，以使得Vsg1-Vsg2＝Vin，且主比较器110在打开状态下作为常规比较器主动地操作，其中主比较器110提供双比较器电路100的决定结果，且辅助比较器120不提供双比较器电路100的决定结果。实施为PMOS开关的开关116可为接收在图2C的真值表中定义的useaux信号＝0的基本传输栅极，其用于打开(关闭)PMOS开关。

公开的实施例的优点包含比较器的精确性升高，以允许精密比较器在较大|Vin|电平下可靠地操作而不管暂态Vth移位如何，且仅有适中的额外电路负荷。还提供时间连续操作。

多种电路可得益于具有动态VIO移位保护的公开的双比较器。例如，脉冲宽度测量(PWM)电路、窗口比较电路、数据双削波器电路、单触发电路、多谐振荡器(方波输出)电路、多谐振荡器(斜坡波输出)电路、电容电压二倍器电路、PWM产生器电路、PWM高电流驱动电路、Δ-ΣADC电路、电平移位器电路以及包含反相器的逻辑电路、“与”/“与非”门、“或”/“或非”门、“异或”/“同或”门及设置/重设置触发器。

图4A为根据实例实施例的包含具有动态VIO移位保护的公开双比较器电路100的实例模/数转换器(ADC)400的框图描绘。ADC 400还包含数/模转换器(DAC)410、采样与保持(S/H)电路415以及逐次逼近寄存器(SAR)420。双比较器电路100的输出(compout)耦合至SAR 420的输入，且SAR 420为ADC 400产生转换结束(EOC)输出。公开的双比较器电路应用于其它ADC拓扑。

图4B为根据实例实施例的包含图4A的ADC的实例MCU 450的框图描绘。尽管未图示，但MCU 450通常包含其它集成电路模块，例如USB控制器和收发器。MCU 450包含第一非易失性程序存储器272、易失性数据存储器273、数字I/O(接口)274、中央处理单元(CPU)275以及时钟(或计时器)276。MCU 450还包含数字数据总线278及地址总线279。公开的双比较器电路应用于其它MCU拓扑。

在所描述的实施例中可能进行修改，且其它实施例在权利要求的范围内为可能的。