基于折叠式比较器的stt-ram读取电路的制作方法
【技术领域】
[0001] 本实用新型涉及一种基于折叠式比较器的STT-RAM读取电路。
【背景技术】
[0002] 传统的随机存取存储器（RAM)如动态随机存取存储器（DRAM)具有比较低廉的价 格，但是存取速度较慢、耐久性较差并且数据只能保存很短的一段时间。由于必须隔一段时 间刷新一次数据，这又导致了功耗较大。静态随机存取存储器（SRAM)具有存取速度较快、 功耗较低，非易失性等优点，但是价格昂贵、集成度较低。
[0003] 近年来新兴的自旋转移力矩随机存取存储器（STT-RAM)由于其高密度、低漏电流、 非易失性、超长的耐久性以及快速读写等优点，有望成为未来高速缓存的首选产品。
[0004] 本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体 功耗的改进结构。这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环 放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度， 具有读取时间短的优点。为了使开环放大器与数字系统对接时的可靠性更高，该读取方案 采用输出电压摆幅更大的折叠式共源共栅电路作为开环放大器的基本结构可以进行连续 比较，故采用折叠式共源共栅比较器可以提高电路的读取速度，具有读取时间短的优点。
【发明内容】
[0005] 本实用新型的目的在于提供一种有效的提高读取速度，节省了功耗，增大了输 出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性的基于折叠式比较器的 STT-RAM读取电路。
[0006] 为实现上述目的，本实用新型的技术方案是：一种基于折叠式比较器的STT-RAM 读取电路，包括一折叠式共源共栅比较器及与该折叠式共源共栅比较器连接的并行磁隧道 结、控制逻辑电路和反相器，所述反相器还连接有第一 D触发器和第二D触发器，所述第一 D触发器和第二D触发器的时钟控制输入端分别连接至时钟输出模块的第一时钟信号输出 端和第二时钟信号输出端，所述第一 D触发器和第二D触发器的反相输出端分别输出并行 磁隧道结中存储的高位数据和低位数据，所述控制逻辑电路还连接有一用于提供参考电压 的外部电压输出电路，所述折叠式共源共栅比较器的第一 MOS管的源极和第二MOS管的源 极均连接至VDD端，所述第一 MOS管的栅极连接第二MOS管的栅极，所述第一 MOS管的漏极 和第二MOS管的漏极分别连接第三MOS管的源极和第四MOS管的源极，所述第三MOS管的 栅极和第四MOS管的栅极相连接，所述第三MOS管的漏极与第五MOS管的漏极相连接至第 七MOS管的栅极及第八MOS管的栅极，所述第四MOS管的漏极和第六MOS管的漏极相连接 至所述反相器的输入端，所述第五MOS管的栅极和第六MOS管的栅极相连接，所述第五MOS 管的源极和第六MOS管的源极分别连接第七MOS管的漏极和第八MOS管的漏极，所述第一 MOS管的漏极和第二MOS管的漏极还分别连接第十MOS管的漏极和第九MOS管的漏极，所述 第九MOS管的源极和第十MOS管的源极相连接至第十一 MOS管的漏极，所述第十一 MOS管 的源极与所述第七MOS管的源极和第八MOS管的源极相连接至地，所述第一 MOS管的源极 和第九MOS管的栅极分别连接至并行磁隧道结的两端，所述第十MOS管的栅极连接至所述 控制逻辑电路；还包括一第十二MOS管，所述第十二MOS管的漏极连接至所述第九MOS管的 栅极，所述第十二MOS管的源极接地，所述第十二MOS管的栅极接至时钟信号发生器的主时 钟信号输出端。
[0007] 在本实用新型实施例中，所述控制逻辑电路包括由第一 D触发器反相输出信号和 第一时钟信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双向开关和第 二双向开关，所述双向开关电路用于控制第十MOS管栅极与外部电压输出电路的第一、第 二和第三参考电压输出端的连接。
[0008] 在本实用新型实施例中，所述时钟输出模块包括第一延时电路、第二延时电路、第 三双向开关和第四双向开关，所述第一延时电路和第二延时电路连接至主时钟信号输出 端，所述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路与第一 时钟信号输出端和第二时钟信号输出端的连接。
[0009] 在本实用新型实施例中，所述第一延时电路的延迟时间小于第二延时电路的延迟 时间。
[0010] 相较于现有技术，本实用新型具有以下有益效果：本实用新型电路采用折叠式共 源共栅比较器，节省了电路的重启时间，提高了电路的读取速度，从而又节省了读取电路的 功耗；折叠式共源共栅比较器采用了折叠式共源共栅结构，节省了功耗，增大了输出摆幅和 增益，提高了与数字系统对接时整个读取电路的可靠性；内置控制逻辑，降低了使用难度， 和外围系统的控制成本；此外，与其他读取电路相比，本电路采用树型的读取方案，具有较 快的读取速度、较小的硬件消耗、较低的成本等优点。
【附图说明】
[0011] 图1为磁隧道结的两种结构图。
[0012] 图2为折叠式共源共栅放大器电路原理图。
[0013] 图3为读取电路的电路原理图。
[0014] 图4为本实用新型所设计的读取电路的工作流程图。
[0015] 图5为控制逻辑电路原理图。
[0016] 图6为时钟输出模块原理图。
[0017] 图7为本实用新型读取并行磁隧道结结构的STT-RAM的仿真图。
【具体实施方式】
[0018] 下面结合附图1-7,对本实用新型的技术方案进行具体说明。
[0019] 本实用新型的一种基于折叠式比较器的STT-RAM读取电路，包括一折叠式共源共 栅比较器及与该折叠式共源共栅比较器连接的并行磁隧道结、控制逻辑电路和反相器，所 述反相器还连接有第一 D触发器和第二D触发器，所述第一 D触发器和第二D触发器的时 钟控制输入端分别连接至时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所 述第一 D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和 低位数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路，所述折 叠式共源共栅比较器的第一 MOS管的源极和第二MOS管的源极均连接至VDD端，所述第一 MOS管的栅极连接第二MOS管的栅极，所述第一 MOS管的漏极和第二MOS管的漏极分别连 接第三MOS管的源极和第四MOS管的源极，所述第三MOS管的栅极和第四MOS管的栅极相 连接，所述第三MOS管的漏极与第五MOS管的漏极相连接至第七MOS管的栅极及第八MOS 管的栅极，所述第四MOS管的漏极和第六MOS管的漏极相连接至所述反相器的输入端，所述 第五MOS管的栅极和第六MOS管的栅极相连接，所述第五MOS管的源极和第六MOS管的源 极分别连接第七MOS管的漏极和第八MOS管的漏极，所述第一 MOS管的漏极和第二MOS管 的漏极还分别连接第十MOS管的漏极和第九MOS管的漏极，所述第九MOS管的源极和第十 MOS管的源极相连接至第十一 MOS管的漏极，所述第十一 MOS管的源极与所述第七MOS管的 源极和第八MOS管的源极相连接至地，所述第一 MOS管的源极和第九MOS管的栅极分别连 接至并行磁隧道结的两端，所述第十MOS管的栅极连接至所述控制逻辑电路；还包括一第 十二MOS管，所述第十二MOS管的漏极连接至所述第九MOS管的栅极，所述第十二MOS管的 源极接地，所述第十二MOS管的栅极接至时钟信号发生器的主时钟信号输出端。
[0020] 所述控制逻辑电路包括由第一 D触发器反相输出信号和第一时钟信号控制的双 向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向 开关电路用于控制第十MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出 端的连接。
[0021] 所述时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向 开关，所述第一延时电路和第二延时电路连接至主时钟信号输出端，所述第三双向开关和 第四双向开关分别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二 时钟信号输出端的连接。所述第一延时电路的延迟时间小于第二延时电路的延迟时间。
[0022] 以下结合附图具体讲述本实用新型的工作原理。
[0023] STT-RAM 内部用于存储数据的磁隧道结（magnetic tunnel junctions, MTJs)有 两种结构：串行磁隧道结(如图I (1)所示）和并行磁隧道结(如图I (2)所示)。
[0024] 串行磁隧道结由两层铁磁层夹杂一层氧化镁氧化层组成，其中底层铁磁层为参考 层（reference layer)，具有固定的磁向；而另一层铁磁层为自由层（free layer)，其磁向 可以通过转变电流（switching current)来改变，当两层铁磁层的磁向相反时，磁隧道结处 于高阻态；当两层铁磁层的磁向相同时，磁隧道结处于低阻态；而并行磁隧道结的自由层 是由两个可以独立控制磁向的区域组成，其中软区（soft domain)只需通过一个小电流就 可以改变磁向，而硬区（hard domain)则需要一个较大的电流才可以改变磁向，由于两个区 域的磁向有四种组合，故并行磁隧道结具有四种电阻状态，因为并行磁隧道结具有较高的 隧道磁致电阻率（Tunneling Magneto-resistance ratio(TMR))、较小的转换电流以及更 高的可靠性等优点，所以本实用新型采用并行磁隧道结作为STT-RAM的存储结构。
[0025] 本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体 功耗的改进结构，这种新颖的树型读取方案采用折叠式共源共栅比较器作为读取电路的比 较器，折叠式共源共栅比较器不需要重启时间，可以进行连续比较，故采用折叠式共源共栅 比较器可以提高电路的读取速度，具有读取时间短的优点，为了使折叠式共源共栅比较器 与数字系统对接时的可靠性更高，该读取方案采用输出电压摆幅更大的折叠式共源共栅电 路（图2所示)作为折叠式共源共栅比较器的基本结构。然而，由于在数字系统中，常常要求 电压的摆幅等于工作电压（VDD)，开环放大器的摆幅不能达到这个要求。由于反相器的输出 摆幅可以等于工作电压（VDD)，可以对开环放大器的输出摆幅起到放大的作用，故本发明在 开环放大器的输出端Vrat，串接了一个反相器，使得最终的输出电压摆幅可以达到数字系统 对电压摆幅的要求。
[0026] 本专利所设计的电路图如图3所示，由于一个并行磁隧道结有四种阻值，阻值关 系为：R11>R10>R01>R00。其中R11、R10、R01、R00分别为存储数据为11、10、01、00的并行 磁隧道结所对应的电阻阻值，故当主时钟信号CONT为1时，NMOS (第十二MOS管M12)进入 饱和区(第十二MOS管M12应为一个长沟MOS管)，产生一个固定值的读取电流，该电流