流过 并行磁隧道结，会产生读取电压Vin，由于并行磁隧道结中存储的数据不同，其阻值就不同， 产生的读取电压Vin会有4种不同的电压值，其电压关系为：￥11〈￥10〈￥01〈￥00，其中￥11、 V10、V01、V00分别为存储数据11、10、01、00的并行磁隧道结所对应的读取电压值，由此，我 们仅需通过比较器判断Vin的电压值，即可准确得知在并行磁隧道结中存储的数据，为了 准确甄别Vin的四种电压值，本实用新型的读取电路需要外部电压输出电路产生3个参考 电压(第一参考电压Vrefl、第二参考电压Vref2、第三参考电压Vref3)，电压关系为：Vll〈 Vref3 < VlO < Vref2 <V01 < VrefK V00〇
[0027] 本实用新型采用的树型的电压搜索算法流程图如图4所示，整个读取电路的工作 原理如下：
[0028] 1、当主时钟信号CONT为1，第十二MOS管M12开启，产生读取电压Vin，控制逻辑 控制Vin与Vref2进行比较；
[0029] 2、读取电路进入采用图4所示的树型方案的电压搜索模式进行两位数据的读取：
[0030] (1)当Vin>Vref2时，可知并行磁隧道结所产生的读取电压只有两种可能（V01、 V00)，故并行磁隧道结所存储的高位数据为0,折叠式共源共栅比较器输出端Vout'输出低 电平，反相器输出端Vout输出高电平，然后，时钟输出模块产生一个时钟脉冲信号第一时 钟信号clkl，控制第一 D触发器存储高位数据（由于折叠式共源共栅比较器的输出端Vout' 必须要经过反相器来增大输出摆幅，因此第一 D触发器读入的数据要从第一 D触发器的反 相输出端输出，以得到真实的数据1st)，当第一 D触发器存储高位数据结束之后，控制逻辑 电路控制Vin与Vref 1进行下一步的比较，这时，如果Vin>Vrefl，则并行磁隧道结所产生的 读取电压只有VOO这种可能，所存储的低位数据为0,折叠式共源共栅比较器输出端Vout' 输出低电平，反相器输出端Vout输出高电平，如果VirKVrefl，则并行磁隧道结所产生的读 取电压只有VOl这种可能，所存储的低位数据为1，折叠式共源共栅比较器输出端Vout'输 出高电平，反相器输出端Vout输出低电平，当得到低位数据比较出来之后，时钟输出模块 再生成一个脉冲信号第二时钟信号clk2,控制第二D触发器存储低位数据(与高位的存储 方法相同，由第二D触发器的反相输出端输出所得到的低位数据2nd)，这样读取电路就完 成了 2bit数据的读取过程，
[0031] (2)当Vin〈Vref2时，并行磁隧道结所产生的读取电压只有两种可能（VII、V10)， 故并行磁隧道结中存储的高位数据为1，折叠式共源共栅比较器输出端Vout'输出高电平， 反相器输出端Vout输出低电平，然后，时钟输出模块产生一个时钟脉冲信号第一时钟信号 clkl，控制第一 D触发器存储高位数据(与Vin>Vref2的情况相同，第一 D触发器读入的数 据要从第一D触发器的反相输出端输出，以得到真实的数据1st)，当第一D触发器存储高位 数据结束之后，控制逻辑电路控制Vin与Vref3进行下一步的比较，如果Vin>Vref3,则并 行磁隧道结所产生的读取电压只有VlO这一种可能，所存储的低位数据为0,折叠式共源共 栅比较器输出端Vout'输出低电平，反相器输出端Vout输出高电平，如果Vin〈Vref3,则并 行磁隧道结所产生的读取电压只有Vll这一种可能，所存储的低位数据为1，折叠式共源共 栅比较器输出端Vout'输出高电平，反相器输出端Vout输出低电平，当得到低位的数据之 后，时钟输出模块再生成一个脉冲信号第二时钟信号clk2,控制第二D触发器存储低位数 据(与高位的存储方法相同，由第二D触发器的反相输出端输出所得到的低位数据2nd)，这 样读取电路就完成了 2bit数据的读取过程，
[0032] 本专利所采用的控制逻辑电路由图5所示。第一双向开关S1，第二S2分别为受高 位数据1st和第一时钟信号clkl控制的双向开关电路(双向开关的结构如图5中圆圈内所 示)，首先，主时钟信号CONT最先跳变为高电平，图3所示NMOS管(第十二MOS管M12)进入 开启状态，产生读取电压Vin，这时第一时钟信号clkl还为低电平，控制双向开关S2使得 Vref与Vref2相连，令Vin与Vref2进行比较，反相器输出比较结果，当反相器输出比较结 果之后，第一时钟信号clkl跳变到高电平，控制第一 D触发器存储高位数据，并由反相输出 端输出高位数据1st，同时，第一时钟信号clkl控制第二双向开关S2使得Vref与Vref '相 连，这时，高位数据1st就可以通过控制第一双向开关Sl来选择相对应的参考电压（Vrefl 或者Vref3)与Vref '相连，当高位数据1st为高电平1时，第一双向开关Sl的输出Vref ' 与Vref3相连；当高位数据1st为低电平时，第一双向开关Sl使得Vref '与Vrefl相连，由 此，本专利所设计的控制逻辑电路就实现了读取电路的控制功能。
[0033] 为了减少读取电路的时钟输入端口，本专利采用如图6所示的时钟产生模块，图 中第三双向开关S3、第四双向开关S4与图5所示开关的结构相同，只需要提供主时钟信 号CONT即可产生第一时钟信号clkl与第二时钟信号clk2,当主时钟信号CONT为低电平 时，主时钟信号CONT控制第三双向开关S3和第四双向开关S4使得第一时钟信号clkl和 第二时钟信号clk2与GND相连，这样当主时钟信息CONT为低电平时，第一时钟信号clkl 和第二时钟信号clk2可以迅速置为低电平，当主时钟信号CONT为高电平时，控制第三双 向开关S3和第四双向开关S4使得clkl和clk2分别与clkl'和clk2'相连，第一延时电 路BufferlBufferl的延迟时间小于第二延时电路Buffer2的延迟时间，且第一延时电路 Bufferl和第二延时电路Buffer2的延迟时间设置必须满足如下条件：当主时钟信号CONT 由低电平跳变为高电平时，整个电路开始进行高位数据的比较，等高位数据的比较结果 Vout输出稳定后，第一延时电路Bufferl的延迟时间使得clkl'由低电平跳变为高电平， clkl也由低电平跳变为高电平，控制第一 D触发器存储高位数据；然后电路开始进行低位 数据的比较，只有等低位数据的比较结果Vout输出稳定后，第二延时电路Bufferf的延迟 作用使得clk2'由低电平跳变为高电平，clk2也由低电平跳变为高电平，控制第二D触发 器存储低位数据，这样，图6所示的电路就可以完成降低时钟输入端口数量的功能。
[0034] 本实用新型的所有电路都经过Cadence软件的仿真验证，采用Global Foundries 0. 18um的工艺进行设计，以一组典型的STT-RAM参数指标为例，采用60 μ A的读取电流对所 设计的电路进行验证，四种状态的阻值和读取的电压值如表1所示。
[0035]
【主权项】
1. 一种基于折叠式比较器的STT-RAM读取电路，其特征在于：包括一折叠式共源共栅 比较器及与该折叠式共源共栅比较器连接的并行磁隧道结、控制逻辑电路和反相器，所述 反相器还连接有第一 D触发器和第二D触发器，所述第一 D触发器和第二D触发器的时钟 控制输入端分别连接至时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所述 第一 D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低 位数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路，所述折叠 式共源共栅比较器的第一 MOS管的源极和第二MOS管的源极均连接至VDD端，所述第一 MOS 管的栅极连接第二MOS管的栅极，所述第一 MOS管的漏极和第二MOS管的漏极分别连接第 三MOS管的源极和第四MOS管的源极，所述第三MOS管的栅极和第四MOS管的栅极相连接， 所述第三MOS管的漏极与第五MOS管的漏极相连接至第七MOS管的栅极及第八MOS管的栅 极，所述第四MOS管的漏极和第六MOS管的漏极相连接至所述反相器的输入端，所述第五 MOS管的栅极和第六MOS管的栅极相连接，所述第五MOS管的源极和第六MOS管的源极分别 连接第七MOS管的漏极和第八MOS管的漏极，所述第一 MOS管的漏极和第二MOS管的漏极 还分别连接第十MOS管的漏极和第九MOS管的漏极，所述第九MOS管的源极和第十MOS管 的源极相连接至第十一 MOS管的漏极，所述第十一 MOS管的源极与所述第七MOS管的源极 和第八MOS管的源极相连接至地，所述第一 MOS管的源极和第九MOS管的栅极分别连接至 并行磁隧道结的两端，所述第十MOS管的栅极连接至所述控制逻辑电路；还包括一第十二 MOS管，所述第十二MOS管的漏极连接至所述第九MOS管的栅极，所述第十二MOS管的源极 接地，所述第十二MOS管的栅极接至时钟信号发生器的主时钟信号输出端。
2. 根据权利要求1所述的基于折叠式比较器的STT-RAM读取电路，其特征在于：所述 控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号控制的双向开关电路，所 述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控 制第十MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出端的连接。
3. 根据权利要求1所述的基于折叠式比较器的STT-RAM读取电路，其特征在于：所述 时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向开关，所述第一 延时电路和第二延时电路连接至主时钟信号输出端，所述第三双向开关和第四双向开关分 别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二时钟信号输出端 的连接。
4. 根据权利要求3所述的基于折叠式比较器的STT-RAM读取电路，其特征在于：所述 第一延时电路的延迟时间小于第二延时电路的延迟时间。
【专利摘要】本实用新型涉及一种基于折叠式比较器的STT-RAM读取电路，包括一折叠式共源共栅比较器及与该折叠式共源共栅比较器连接的并行磁隧道结、控制逻辑电路和反相器，所述反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据。本实用新型提供的读取电路可以有效的提高读取速度，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。
【IPC分类】G11C11-16
【公开号】CN204558028
【申请号】CN201520242592
【发明人】魏榕山, 黄海舟, 郭仕忠, 蔡宣敬, 张泽鹏
【申请人】福州大学
【公开日】2015年8月12日
【申请日】2015年4月21日