应用于rs-485接收端的迟滞比较器的制造方法
【专利摘要】本实用新型公开了一种应用于RS?485接收端的迟滞比较器，包括分压电路，折叠式共源共栅运放，极性交换开关和迟滞电压控制电路，分压电路用于对迟滞比较器的两个输入信号进行电平线性位移，便于后续电路处理；折叠式共源共栅运放与所述分压电路相连，对电平位移后的两个信号进行比较；极性交换开关处于所述折叠式共源共栅运放中，根据外部极性检测系统的数字输出结果，对比较器极性进行相应交换；迟滞电压控制电路，与所述折叠式共源共栅运放相连，用于调节迟滞电压区间。本实用新型的迟滞比较器，解决了无极性RS?485接收端中比较器极性交换后迟滞区间为正区间的问题，极性交换前后都能保证比较器的迟滞区间处于?200mV~?50mV之间。
【专利说明】
应用于RS-485接收端的迟滞比较器
技术领域
[0001]本实用新型涉及电能电网通信领域或模拟电路技术领域，尤其涉及应用于RS-485 接收端的一种迟滞比较器。
【背景技术】
[0002] RS-485是由电子工业协会(EIA)和和通讯工业协会(TIA)制定的一种串行接口标 准。RS-485接口具有高噪声抑制、相对高的传输速率、传输距离远、宽共模范围等特点，同时 RS-485通讯接口芯片具有控制方便、成本低廉等优点。
[0003] RS-485通讯接口芯片的管脚定义如附图2所示，其中：R0为接收端输出信号;RE为 接收端使能信号;DE为发送端使能信号;DI为发送端输入信号;VDD为电源;A/B为信号引脚， 当DE、RE都为高电平"1"时，作为平衡驱动器的输出引脚，当DE、RE都为0时，作为接收端的信 号输入引脚;GND为地。
[0004] 无极性RS-485通讯接口芯片可自动检测A、B信号线的极性，并根据检测结果在芯 片内部做出调整，与原有的有极性RS-485芯片在管脚定义上完全兼容，可实现替代，不增加 成本。
[0005] 中国201220086354.9号实用新型专利公开了一种无极性485芯片，其主要包括差 分电压检测电路，5ms积分电路，通讯极性辨识开关电路，当485芯片的通讯A，B脚间的电压 持续的5ms内，保持Vab>0时，通讯极性辨识开关电路不动作，默认485芯片的通讯A脚接入通 讯总线的A线路上，485芯片的通讯B脚接入通讯总线的B线路上；当485芯片的通讯A，B脚间 的电压持续的5ms内，保持Vab〈0时，通讯极性辨识电路翻转，485芯片的通讯A脚接到通讯总 线的B总线上，485芯片的通讯B脚接入通讯总线的A线路上。
[0006] 上述专利技术虽然提供了一种无极性485芯片，但其存在如下缺点，当接收端比较 器迟滞区间为_200mV~-50mV之间时，用此方法后，比较器迟滞区间变为+50mV~+200mV，A/ B端在短路、空闲、开路等状态时，正接和反接两种情况下R0输出会发生变化。
【发明内容】
[0007] 为了解决上述技术难题，本实用新型的目的是提供一种应用于RS-485接收端的迟 滞比较器，以解决极性交换后比较器迟滞区间变为正区间的问题。
[0008] 为达到上述目的，本实用新型的一种应用于RS-485接收端的迟滞比较器，包括分 压电路，折叠式共源共栅运放，极性交换开关和迟滞电压控制电路，分压电路用于对迟滞比 较器的两个输入信号进行电平线性位移，便于后续电路处理;折叠式共源共栅运放与所述 分压电路相连，对电平位移后的两个信号进行比较;极性交换开关处于所述折叠式共源共 栅运放中，根据外部极性检测系统的数字输出结果，对比较器极性进行相应交换;迟滞电压 控制电路，与所述折叠式共源共栅运放相连，用于调节迟滞电压区间。
[0009] 进一步改进是，所述分压电路含有：第一PM0S管、第二PM0S管、第三PM0S管、第四 PM0S管，以及四个电阻:第一电阻、第二电阻、第三电阻、第四电阻;其中，所述第一PM0S管的 源极和第二PMOS管的源极都接电源电压VDD，栅极接第一偏置电压VBP1，该第一PMOS管的漏 极和所述第三PM0S管的源极相连，该第二PM0S管的漏极和所述第四PM0S管的源极相连，所 述第三PMOS管的栅极和漏极相连，再和第一电阻、第二电阻的一端相连，所述第四PMOS管的 栅极和漏极相连，再和第三电阻、第四电阻的一端相连，所述第一电阻的另一端接输入信号 A，所述第二电阻的另一端接GND，所述第三电阻的另一端接输入信号B，所述第四电阻的另 一端接GND。
[0010] 进一步改进是，所述折叠式共源共栅运放由五个PM0S管：第五PM0S管、第六PM0S 管、第七PMOS管，第八PMOS管，第九PMOS管，四个NM0S管:第五NM0S管，第六NM0S管，第七NM0S 管，第八NM0S管组成；
[0011] 所述第五PM0S管的源极、所述第八PM0S管的源极和所述第九PM0S管的源极都接电 源电压VDD，该第五PM0S管的栅极接第一偏置电压VBP1，所述第六PM0S管的源极和衬底相互 连接，再与第五PM0S管的漏极相连，所述第七PM0S管的源极和衬底相互连接，再与第五PM0S 管的漏极相连，该第六PMOS管的栅极与第一 PMOS管的漏极和第三PMOS管的源极相连，该第 七PM0S管的栅极与第二PM0S管的漏极和第四PM0S管的源极相连，所述第七NM0S管的栅极和 第八匪0S管的栅极相连，都连接在第二偏置电压VBN2上，该第七匪0S管的源极和第八匪0S 管的源极都与GND连接，所述第五NM0S管的栅极和第六NM0S管的栅极相连，都连接在第三偏 置电压VBN3上，所述第五匪0S管的源极与第七NM0S管的漏极相连，所述第六NM0S管的源极 与第八NM0S管的漏极相连，所述第八PM0S管与所述第九PM0S管的栅极相连，所述第八PM0S 管的栅极与漏极相连，再与所述第五NM0S管的漏极相连，所述第九PMOS管的漏极与所述第 六NM0S管的漏极相连。
[0012] 进一步改进是，所述极性交换开关含有:第一NM0S管、第二NM0S管、第三NM0S管、第 四匪0S管;所述外部极性检测系统的数字输出信号为CLK和CLK'；其中：所述第一W0S管的 漏极和所述第三匪0S管的漏极相连，再与第六PM0S管的漏极相连，所述第二NM0S管的漏极 和所述第四NM0S管的漏极相连，再与第七PM0S管的漏极相连，所述第一匪0S管的栅极和第 二匪0S管的栅极相连，都连接在CLK上，所述第三匪0S管的栅极和第四匪0S管的栅极相连， 都连接在CLK'上，所述第一 NM0S管的源极和第四匪0S管的源极相连，再与第八NM0S管的漏 极相连，所述第二NM0S管的源极和第三NM0S管的源极相连，再与第七NM0S管的漏极相连。
[0013] 进一步改进是，所述迟滞电压控制电路含有：第五电阻，还含有五个匪0S管：第九 匪0S管、第十匪0S管、第^^一匪0S管、第十二NM0S管、第十三匪0S管，还含有三个反相器:第 一反相器、第二反相器、第三反相器;其中：所述第九匪0S管的栅极与第三偏置电压VBN3连 接，该第九匪0S管的漏极与第五电阻的一端相连，所述第五电阻的另一端接电源电压VDD， 所述第九NM0S管的源极与第九PM0S管的漏极和第六NM0S管的漏极相连，再与第一反相器的 输入相连，所述第一反相器的输出与第二反相器的输入相连，所述第二反相器的输出与所 述第三反相器的输入相连，所述第三反相器的输出为0UT，所述第十NM0S管的栅极与第一反 相器的输出端相连，该第十NM0S管的漏极与第八NM0S管的漏极相连，该第十NM0S管的源极 与所述第十二NM0S管的漏极相连，所述第十一 NM0S管的栅极与第二反相器的输出端相连， 该第十一NM0S管的漏极与第七NM0S管的漏极相连，该第^^一匪0S管的源极与所述第十三 W0S管的漏极相连，所述第十二匪0S管的栅极与所述第十三NM0S管的栅极相连，都连接在 第二偏置电压VBN2上，所述第十二NM0S管的源极与所述第十三NM0S管的源极都与GND连接。
[0014] 本实用新型的有益效果是:本实用新型提出了一种应用于RS-485接收端的迟滞比 较器，解决了无极性RS-485接收端中比较器极性交换后迟滞区间为正区间的问题，极性交 换前后都能保证比较器的迟滞区间处于_200mV~-50mV之间。
【附图说明】
[0015] 图1为本实用新型的迟滞比较器的电路示意图。
[0016] 图2为RS-485通讯接口芯片的管脚定义。
【具体实施方式】
[0017] 下面将参考附图并结合实施例来详细说明本实用新型。
[0018] 参照附图1所示，本实用新型所述的一种应用于RS-485接收端的迟滞比较器，包括 分压电路，折叠式共源共栅运放，极性交换开关和迟滞电压控制电路：
[0019] 所述分压电路含有:第一PM0S管MP6，第二PM0S管MP7，第三PM0S管MP4，第四PM0S管 MP5,以及四个电阻：第一电阻rl，第二电阻r2,第三电阻r3,第四电阻r4,其中，所述第一 PM0S管MP6的源极和第二PM0S管MP7的源极都接电源电压VDD，栅极接第一偏置电压VBP1，该 第一 PM0S管MP6的漏极和所述第三PM0S管MP4的源极相连，该第二PM0S管MP7的漏极和所述 第四PM0S管MP5的源极相连，所述第三PM0S管MP4的栅极和漏极相连，再和第一电阻rl、第二 电阻r2的一端相连，所述第四PM0S管MP5的栅极和漏极相连，再和第三电阻r3、第四电阻r4 的一端相连，所述第一电阻rl的另一端接输入信号A，所述第二电阻r2的另一端接GND，所述 第三电阻r3的另一端接输入信号B，所述第四电阻r4的另一端接GND。
[0020] 所述折叠式共源共栅运放和极性交换开关电路含有：五个PM0S管：第五PM0S管 MP3，第六PM0S管MP1，第七PM0S管MP2，第八PM0S管MP8，第九PM0S管MP9，还含有：八个匪0S 管：第一匪0S管丽1，第二匪0S管丽2，第三匪0S管丽3，第四匪0S管丽4，第五匪0S管丽5，第六 匪0S管MN6，第七匪0S管MN8，第八匪0S管MN9，其中：所述第五PM0S管MP3的源极、所述第八 PM0S管MP8的源极和所述第九PM0S管MP9的源极都接电源电压VDD，该第五PM0S管MP3的栅极 接第一偏置电压，所述第六PM0S管MP1的源极和衬底相互连接，再与第五PM0S管MP3的漏极 相连，所述第七PM0S管MP2的源极和衬底相互连接，再与第五PM0S管MP3的漏极相连，该第六 PM0S管MP1的栅极与第一 PM0S管MP6的漏极和第三PM0S管MP4的源极相连，该第七PM0S管MP2 的栅极与第二PM0S管MP7的漏极和第四PM0S管MP5的源极相连，所述第一 NM0S管丽1的漏极 和所述第三NM0S管丽3的漏极相连，再与第六PM0S管MP1的漏极相连，所述第二NM0S管丽2的 漏极和所述第四匪0S管丽4的漏极相连，再与第七PM0S管MP2的漏极相连，所述第一匪0S管 丽1的栅极和第二匪0S管丽2的栅极相连，都连接在CLK上，所述第三匪0S管丽3的栅极和第 四NM0S管丽4的栅极相连，都连接在CLK'上，所述第一 NM0S管丽1的源极和第四NM0S管MN4的 源极相连，再与第八NM0S管MN9的漏极相连，所述第二NM0S管MN2的源极和第三NM0S管MN3的 源极相连，再与第七NM0S管丽8的漏极相连，所述第七匪0S管MN8的栅极和第八NM0S管丽9的 栅极相连，都连接在第二偏置电压VBN2上，该第七匪0S管MN8的源极和第八匪0S管MN9的源 极都与GND连接，所述第五NM0S管MN5的栅极和第六NM0S管MN6的栅极相连，都连接在第三偏 置电压VBN3上，所述第五匪0S管丽5的源极与第七NM0S管丽8的漏极相连，所述第六匪0S管 MN6的源极与第八NM0S管丽9的漏极相连，所述第八PM0S管MP8与所述第九PM0S管MP9的栅极 相连，所述第八PMOS管MP8的栅极与漏极相连，再与所述第五NMOS管丽5的漏极相连，所述第 九PM0S管MP9的漏极与所述第六NM0S管MN6的漏极相连。
[0021 ] 所述迟滞电压控制电路含有:第五电阻r5，还含有五个NM0S管:第九NM0S管MN7，第 十NM0S管丽10，第^-一NM0S管丽11，第十二匪0S管丽12，第十三匪0S管丽13，还含有三个反 相器:第一反相器invl，第二反相器inv2，第三反相器inv3，其中：所述第九NM0S管丽7的栅 极与第三偏置电压VBN3连接，该第九NM0S管MN7的漏极与第五电阻r5的一端相连，所述第五 电阻r5的另一端接电源电压VDD，所述第九匪0S管丽7的源极与第九PM0S管MP9的漏极和第 六NM0S管丽6的漏极相连，再与第一反相器invl的输入相连，所述第一反相器invl的输出与 第二反相器inv2的输入相连，所述第二反相器inv2的输出与所述第三反相器inv3的输入相 连，所述第三反相器inv3的输出为0UT，所述第十NM0S管MN10的栅极与第一反相器invl的输 出端相连，该第十NM0S管MN10的漏极与第八NM0S管MN9的漏极相连，该第十NM0S管MN10的源 极与所述第十二NM0S管MN12的漏极相连，所述第^^一NM0S管MN11的栅极与第二反相器inv2 的输出端相连，该第十一NM0S管MN11的漏极与第七NM0S管MN8的漏极相连，该第^^一NM0S管 丽11的源极与所述第十三NM0S管丽13的漏极相连，所述第十二NM0S管丽12的栅极与所述第 十三匪0S管MN13的栅极相连，都连接在第二偏置电压VBN2上，所述第十二NM0S管MN12的源 极与所述第十三NM0S管MN13的源极都与GND连接。
[0022] 参照附图1所示，为了求比较器的正负翻转阈值点，当CLK为高电平使得MN1和MN2 导通，CLK '为低电平使得MN3和MN4关断时，让A端电压固定在0V，B端输入从12V到-7V逐渐减 小的电压，开始时MP1导通，MP2几乎截止，MP3的电流几乎都从MP1流过，丽6的漏端电压为 高，MP9和丽7的电流都几乎为0，丽5的电流都流进MN8，丽11支路的电流很小，随着B端电压 继续减小，MP2的电流慢慢增大，MP1的电流减小，使得MN5漏端电压降低，MP8的电流减小， MP9、MN5的电流都慢慢增大，直到MP8和MP9的电流相等时，反相器翻转，翻转之后，MP9的电 流减小，MN7的电流增大，对应可求得正的翻转阈值点为：
[0024]同理可求得负的翻转阈值点为：
[0026] 当极性需要翻转时，A/B端口互换，同时CLK应为低电平使得MN1和MN2关断，CLK'应 为高电平使得MN3和MN4导通，这样可使得极性翻转后的正负翻转阈值电压依然都为负值。 [0027]可以理解的是，以上所述仅为本实用新型的优选实施例而已，并不用于限制本实 用新型，如本实用新型中的交换开关不限于NM0S开关，也可以是PM0S开关或传输门开关等， 本领域技术人员可以根据本实用新型的技术方案及其发明构思加以等同替换或改变，而所 有这些改变或替换都应属于本实用新型所附加的权利要求的保护范围。
【主权项】
1. 一种应用于RS-485接收端的迟滞比较器，其特征在于，包括： 一分压电路，用于对迟滞比较器的两个输入信号进行电平线性位移，便于后续电路处 理； 一折叠式共源共栅运放，与所述分压电路相连，对电平位移后的两个信号进行比较； 一极性交换开关，处于所述折叠式共源共栅运放中，根据外部极性检测系统的数字输 出结果，对比较器极性进行相应交换； 一迟滞电压控制电路，与所述折叠式共源共栅运放相连，用于调节迟滞电压区间。2. 如权利要求1所述的迟滞比较器，其特征在于:所述分压电路由第一 PMOS管(MP6)，第 二PMOS管(MP7)，第三PMOS管(MP4)，第四PMOS管(MP5)，以及四个电阻：第一电阻（rl)、第二 电阻(r2)、第三电阻(r3)、第四电阻(r4)组成； 所述第一 PMOS管(MP6)的源极和第二PMOS管(MP7)的源极都接电源电压VDD，栅极接第 一偏置电压VBPl，该第一PMOS管(MP6)的漏极和所述第三PMOS管(MP4)的源极相连，该第二 PMOS管(MP7)的漏极和所述第四PMOS管(MP5)的源极相连，所述第三PMOS管(MP4)的栅极和 漏极相连，再和第一电阻(rl)、第二电阻(r2)的一端相连，所述第四PMOS管(MP5)的栅极和 漏极相连，再和第三电阻(r3)、第四电阻(r4)的一端相连，所述第一电阻(rl)的另一端接输 入信号A，所述第二电阻(r2)的另一端接GND，所述第三电阻(r3)的另一端接输入信号B，所 述第四电阻(r4)的另一端接GND。3. 如权利要求2所述的迟滞比较器，其特征在于:所述折叠式共源共栅运放由五个PMOS 管：第五PMOS管(MP3)、第六PMOS管(MPl)、第七PMOS管(MP2)、第八PMOS管(MP8)、第九PMOS管 (MP9)，四个匪OS管：第五匪OS管（MN5)、第六匪OS管(MN6)、第七匪OS管(MN8)、第八匪OS管 (MN9)组成； 所述第五PMOS管(MP3)的源极、所述第八PMOS管(MP8)的源极和所述第九PMOS管(MP9) 的源极都接电源电压VDD，第五PMOS管(MP3)的栅极接第一偏置电压VBPl，所述第六PMOS管 (MP1)的源极和衬底相互连接，再与第五PMOS管(MP3)的漏极相连，所述第七PMOS管(MP2)的 源极和衬底相互连接，再与第五PMOS管(MP3)的漏极相连，所述第六PMOS管(MPl)的栅极与 第一 PMOS管(MP6)的漏极和第三PMOS管(MP4)的源极相连，第七PMOS管(MP2)的栅极与第二 PMOS管(MP7)的漏极和第四PMOS管(MP5)的源极相连，所述第七NMOS管(MN8)的栅极和第八 匪OS管(MN9)的栅极相连，都连接在第二偏置电压VBN2上，第七匪OS管(MN8)的源极和第八 NMOS管(MN9)的源极都与GND连接，所述第五NMOS管(MN5)的栅极和第六NMOS管(MN6)的栅极 相连，都连接在第三偏置电压VBN3上，所述第五NMOS管(丽5)的源极与第七NMOS管(丽8)的 漏极相连，所述第六匪OS管(MN6)的源极与第八匪OS管(MN9)的漏极相连，所述第八PMOS管 (MP8)与所述第九PMOS管(MP9)的栅极相连，所述第八PMOS管(MP8)的栅极与漏极相连，再与 所述第五匪OS管(丽5)的漏极相连，所述第九PMOS管(MP9)的漏极与所述第六NMOS管(丽6) 的漏极相连。4. 如权利要求3所述的迟滞比较器，其特征在于：所述极性交换开关由第一NMOS管 (MN1)，第二NMOS管(MN2)，第三NMOS管(MN3)，第四NMOS管(MN4)组成;所述外部极性检测系 统的数字输出信号为CLK和CLK' ； 所述第一匪OS管(MN1)的漏极和所述第三匪OS管(MN3)的漏极相连，再与第六PMOS管 (MP1)的漏极相连，所述第二WOS管(MN2)的漏极和所述第四NMOS管(MM)的漏极相连，再与 第七PMOS管(MP2)的漏极相连，所述第一匪OS管(丽I)的栅极和第二NMOS管(丽2)的栅极相 连，都连接在CLK上，所述第三NMOS管(丽3)的栅极和第四NMOS管(丽4)的栅极相连，都连接 在CLK '上，所述第一匪OS管(丽1)的源极和第四匪OS管(丽4)的源极相连，再与第八匪OS管 (丽9)的漏极相连，所述第二匪OS管(丽2)的源极和第三NMOS管(丽3)的源极相连，再与第七 NMOS管(MN8)的漏极相连。5.如权利要求3或4所述的迟滞比较器，其特征在于：所述迟滞电压控制电路由第五电 阻(r5)，五个匪OS管：第九匪OS管(丽7)、第十NMOS管(丽10)、第^^一匪OS管(丽11 )、第十二 NMOS管(丽12)、第十三NMOS管(丽13)，三个反相器:第一反相器（invl)，第二反相器（inv2)， 第三反相器(inv3)组成； 所述第九NMOS管(MN7)的栅极与第三偏置电压VBN3连接，该第九匪OS管(MN7)的漏极与 第五电阻（r5)的一端相连，所述第五电阻（r5)的另一端接电源电压VDD，所述第九匪OS管 (丽7)的源极与第九PMOS管(MP9)的漏极和第六NMOS管(丽6)的漏极相连，再与第一反相器 (invl)的输入相连，所述第一反相器（invl)的输出与第二反相器（inv2)的输入相连，所述 第二反相器(inv2)的输出与所述第三反相器（inv3)的输入相连，所述第三反相器(inv3)的 输出为0UT，所述第十匪OS管(MN10)的栅极与第一反相器(invl)的输出端相连，该第十NMOS 管(MN10)的漏极与第八匪OS管(丽9)的漏极相连，该第十匪OS管(MN10)的源极与所述第十 二NMOS管(MN12)的漏极相连，所述第^^一NMOS管(MN11)的栅极与第二反相器(inv2)的输出 端相连，该第十一匪OS管(MN11)的漏极与第七匪OS管(丽8)的漏极相连，该第^^一匪OS管 (MNll)的源极与所述第十三NMOS管(MN13)的漏极相连，所述第十二NMOS管(MN12)的栅极与 所述第十三匪OS管(MN13)的栅极相连，都连接在第二偏置电压VBN2上，所述第十二匪OS管 (MNl 2)的源极与所述第十三NMOS管(MNl 3)的源极都与GND连接。
【文档编号】H03K5/22GK205596084SQ201620188812
【公开日】2016年9月21日
【申请日】2016年3月14日
【发明人】谢亮, 李彬, 张文杰
【申请人】湘潭芯力特电子科技有限公司