一种迟滞可控的同步比较器的制造方法
【专利摘要】本发明提出一种迟滞可控的同步比较器，包括同步比较器模块、锁存单元和反馈回路；反馈回路对称设置在同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。本发明的迟滞可控的同步比较器和传统的同步比较器相比，增加了至少一组的反馈回路，实现了迟滞数字可控，并且有效避免了输入信号的干扰造成的输出波动，避免了输出过于敏感，解决了传统的同步比较器的稳定性问题。
【专利说明】—种迟滞可控的同步比较器
【技术领域】
[0001]本发明属于模拟集成电路领域，具体涉及一种迟滞可控的同步比较器。
【背景技术】
[0002]传统的同步比较器在控制系统中有着广泛的应用，其主要应用在控制系统，进行数据控制。传统的带有输出锁存的同步比较器如图1所示，包括同步比较器模块和锁存模块。
[0003]图1所示的同步比较器是在基本的同步比较器电路中加上了锁存功能。然而，这种同步比较器不包含迟滞，在控制系统中如果待比较信号幅度接近，在噪声的影响下，比较器的输出将会高速反转，从而使得整个系统处于不稳定的状态。传统的方法如加入数字滤波器等手段，系统复杂度和功耗都会很高。
【发明内容】
[0004]针对现有技术的不足，本发明提出一种迟滞可控的同步比较器，通过引入一组反馈回路，使得迟滞数字可控，避免了输出过于敏感，有效的解决了传统的同步比较器的稳定性问题。
[0005]本发明提供的一种迟滞可控的同步比较器，包括同步比较器模块和锁存单元；所述同步比较器模块中，第一晶体管M1的栅极接偏置电压Φ，源极接地；第二晶体管M2的栅极接输入端Cp，源极接所述第一晶体管M1的漏极；第三晶体管M3的栅极接输入端Cn，源极接所述第一晶体管M1的漏极；第四晶体管M4的源极和所述第二晶体管M2的漏极相连；第五晶体管M5的源极与所述第三晶体管M3的漏极相连；第六晶体管M6的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第四晶体管M4的漏极相连；第七晶体管M7的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第五晶体管M5的漏极相连；第八晶体管队的栅极与所述第五晶体管M5的漏极相连，其源极接工作电压VDD，其漏极与所述第四晶体管M4的漏极和所述第六晶体管M6的漏极相连；第九晶体管M9的栅极与所述第四晶体管M4的漏极相连，其源极接工作电压VDD，其漏极与所述第五晶体管M5的漏极和所述第七晶体管M7的漏极相连；
[0006]所述锁存单元中，与非门G1的第一输入口与所述第八晶体管M8的栅极相连，其第二输入口与输出端子Op相连；与非门G2的第一输入口与所述第九晶体管M9的栅极相连,其第二输入口与输出端子On相连；
[0007]其改进之处在于，所述同步比较器包括至少两路的反馈模块，其对称设置在所述同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。
[0008]其中，所述反馈模块包括第十晶体管Mn、第十一晶体管M31、第十二晶体管M41和与门A1 ；
[0009]所述第十晶体管M11的源极与所述第二晶体管M2的源极相连；[0010]所述第十一晶体管M31的栅极与所述第二晶体管M2的栅极相连，其源极与所述第十晶体管M11的漏极相连，其漏极与所述第四晶体管M4的源极相连；
[0011]所述第十二晶体管M41的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第十一晶体管M31的漏极相连；
[0012]所述与门A1的第一输入口与控制信号Hcl相连,其第二输入口与所述输出端子Op相连，其输出口与所述第十晶体管M11的栅极相连。
[0013]其中，所述第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第十晶体管M11和第 一晶体管M31均为NMOS晶体管。
[0014]其中，所述第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十二晶体管M41均为PMOS晶体管。
[0015]其中，反馈模块中，所述与门A1作为反馈开关，由所述第十晶体管M11和第十二晶体管M41提供偏置电平，第十一晶体管M31控制迟滞阈值。
[0016]其中，当反馈模块为两个以上时，每组反馈模块中:
[0017]与所述第十晶体管M11同作用的晶体管，其源极与所述第十晶体管M11的源极相连；
[0018]与所述第十一晶体管M31同作用的晶体管，其栅极与所述第二晶体管M2的栅极相连，其漏极与所述第四晶体管M4的源极相连。
[0019]其中，所述第二晶体管M2的栅极通过电阻与所述反馈模块中的晶体管连接；
[0020]所述第三晶体管M3的栅极通过电阻与所述反馈模块中的晶体管连接。
[0021]与现有技术比，本发明的有益效果为:
[0022]本发明的迟滞可控的同步比较器和传统的同步比较器相比，增加了至少一组的反馈回路，实现了迟滞数字可控，并且有效避免了输入信号的干扰造成的输出波动，避免了输出过于敏感，解决了传统的同步比较器的稳定性问题。
[0023]本发明解决传统的同步比较器稳定性问题的方法，相比传统的加入数字滤波器等解决手段，降低系统复杂度，也节省了功耗。
[0024]本发明在同步比较器锁定的时候，同步比较器模块和反馈模块不消耗电流，节省了功耗。
[0025]本发明完全兼容CMOS工艺，可以在芯片上集成，系统简单，功耗低。
【专利附图】
【附图说明】
[0026]图1是现有的含输出锁存的同步比较器的具体实现电路；
[0027]图2是本发明迟滞可控的同步比较器的具体实现电路。
[0028]图中=M1-M41分别为第一晶体管至第十二晶体管；0ρ、0η为输出端子而、62为非门；Hcl-Hci为控制信号；Cp、Cn为输入信号；Φ为偏置电压；VDD为工作电压。
【具体实施方式】
[0029]下面结合附图对本发明的【具体实施方式】作进一步的详细说明。
[0030]本实施例提出的一种迟滞可控的同步比较器，包括同步比较器模块、锁存单元和反馈模块。[0031]现有技术中，同步比较器模块和锁存单元的结构如图1所示，其中:
[0032]同步比较器模块的结构为:第一晶体管M1的栅极接偏置电压Φ，源极接地；第二晶体管M2的栅极接输入端Cp，源极接第一晶体管M1的漏极；第三晶体管M3的栅极接输入端Cn，源极接第一晶体管M1的漏极；第四晶体管M4的源极和第二晶体管M2的漏极相连；第五晶体管M5的源极与第三晶体管M3的漏极相连；第六晶体管M6的栅极接接偏置电压Φ，源极接工作电压VDD，第六晶体管M6的漏极与第四晶体管M4的漏极相连；第七晶体管M7的栅极接接偏置电压Φ，源极接工作电压VDD，第七晶体管M7的漏极与第五晶体管M5的漏极相连；第八晶体管M8的栅极与第五晶体管M5的漏极相连，第八晶体管M8的源极接工作电压VDD，第八晶体管M8的漏极与第四晶体管M4的漏极和第六晶体管M6的漏极相连；第九晶体管M9的栅极与第四晶体管M4的漏极相连，第九晶体管M9的源极接工作电压VDD，第九晶体管M9的漏极与第五晶体管M5的漏极和第七晶体管M7的漏极相连；第十晶体管M11的源极与第二晶体管M2的源极相连；第十一晶体管M31的栅极与第二晶体管M2的栅极相连，第十一晶体管M31的源极与第十晶体管M11的漏极相连，第十一晶体管M31的漏极与第四晶体管M4的源极相连；第十二晶体管M41的栅极接接偏置电压Φ，源极接工作电压VDD，第十二晶体管M41漏极与第十一晶体管M31的漏极相连；
[0033]锁存单元的结构为:与非门G1的输入1与晶体管八M8的栅极相连，与非门G1的输入2与输出端子Op相连；与非门G2的输入1与晶体管九M9的栅极相连,与非门G2的输入2与输出端子On相连。
[0034]在此之上，本实施例在同步比较器模块两边对称设置至少一组的反馈模块，其根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器，从而增大了控制范围。其结构如图2所示。每个反馈模块的结构均相同，本实施例以设置在同步比较器模块左边的反馈模块为例说明。
[0035]反馈模块包括第十晶体管M11、第十一晶体管M31、第十二晶体管M41和与门A1 ;第十晶体管M11的源极与第二晶体管M2的源极相连；第十一晶体管M31的栅极与第二晶体管M2的栅极相连，第十一晶体管M31的源极与第十晶体管M11的漏极相连，第十一晶体管M31的漏极与第四晶体管M4的源极相连；第十二晶体管M41的栅极接接偏置电压Φ，源极接工作电压，第十二晶体管M41漏极与第十一晶体管的漏极相连；与门Al的第一输入口1与控制信号Hcl相连，与门Al的第二输入口 2与输出端子Op相连，与门Al的输出口与第十晶体管M11的栅极相连。
[0036]以第一组反馈回路为例，第一组反馈回路从输出端子On和Op连接到同步比较器模块的输入。反馈回路中与门A1作为反馈开关，晶体管十M11和晶体管十二 M41提供偏置电平，晶体管十一 M31控制迟滞阈值。当控制信号Hcl为高电平时，与门A1输出为高电平，使得晶体管十Mn、晶体管十一 M31和晶体管十二 M41处于导通状态，反馈模块的输出信号顺利输入到同步比较器模块中。
[0037]当同步比较器模块锁定时，如反馈模块中晶体管十Mn、晶体管十一M31和晶体管十二 M41导通后，由于偏置电压Φ为低电平，使得晶体管一 M1截止，这就使得同步比较器模块和反馈回路截止，从而节省了电路的功耗。
[0038]根据控制要求，例如控制范围大时，当反馈模块为两个以上时，每组反馈模块中:与第十晶体管M11同作用的晶体管(图中为与M11并排的，如Mli，其余用省略号代替)，其源极与第十晶体管M11的源极相连；与第十一晶体管M31同作用的晶体管(图中为与M31并排的，如M3i，其余用省略号代替)，其栅极与第二晶体管M2的栅极相连，其漏极与第四晶体管M4的源极相连。
[0039]值得注意的是，每个与第二晶体管M2的栅极连接的晶体管，其均通过电阻与第二晶体管M2的栅极连接，该电阻用于防止电流过大击穿晶体管。每个与第三晶体管M3的栅极连接的晶体管，均通过电阻与第三晶体管M3的栅极连接。
[0040]本实施例的同步比较器，实现迟滞可控的工作原理如下:
[0041]锁存模块包含一对与非门G1和G2将输出端子On和Op上的输出信号进行锁存,一组反馈回路从输出端子On和Op连接到同步比较器模块中的输入。
[0042]第一个反馈回路(图中标为I)包含一个与门A1作为反馈开关，第二个反馈回路(图中与I同在一边，未画出)包含一个与门A2作为反馈开关，以此类推，第i个反馈回路包含一个与门Ai作为反馈开关。第一个反馈回路中由第十晶体管M11和第十二晶体管M41提供偏置电平，第十一晶体管M31控制迟滞阈值。第十一晶体管M31门极偏置设置为比较器输入的均值，从而避免了迟滞被输入的变化所影响。反馈回路可以被控制信号Hcl打开或关断。
[0043]第二个反馈回路包含一个与门A2作为反馈开关，第二个反馈回路中由晶体管M12和晶体管M42提供偏置电平，晶体管M32控制迟滞阈值。晶体管M32门极偏置设置为比较器输入的均值，从而避免了迟滞被输入的变化所影响。反馈回路可以被控制信号Hc2打开或关断。
[0044]以此类推，第i个反馈回路包含一个与门Ai作为反馈开关。第i个反馈回路中由晶体管Mli和晶体管M4i提供偏置电平，晶体管M3i控制迟滞阈值。晶体管M3i门极偏置设置为比较器输入的均值，从而避免了迟滞被输入的变化所影响。反馈回路可以被控制信号Hci打开或关断。整个电路的迟滞是各组反馈回路的迟滞的总和。
[0045]反馈回路组每一路均可被控制信号打开或关断，整个电路的迟滞是各组反馈回路的迟滞的总和。然后通过控制反馈模块的投入与退出，实现迟滞可调的效果，进而调整控制的范围。
[0046]本实施例的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第十晶体管M11和第 一晶体管M31均为NMOS晶体管；第六晶体管凡、第七晶体管M7'第八晶体管M8、第九晶体管M9和第十二晶体管M41均为PMOS晶体管。
[0047]最后应当说明的是:以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解:依然可以对本发明的【具体实施方式】进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求范围当中。
【权利要求】
1.一种迟滞可控的同步比较器，包括同步比较器模块和锁存单元；所述同步比较器模块中，第一晶体管M1的栅极接偏置电压Φ，源极接地；第二晶体管M2的栅极接输入端Cp，源极接所述第一晶体管M1的漏极；第三晶体管M3的栅极接输入端Cn，源极接所述第一晶体管M1的漏极；第四晶体管M4的源极和所述第二晶体管M2的漏极相连；第五晶体管M5的源极与所述第三晶体管M3的漏极相连；第六晶体管M6的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第四晶体管M4的漏极相连；第七晶体管M7的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第五晶体管M5的漏极相连；第八晶体管M8的栅极与所述第五晶体管M5的漏极相连，其源极接工作电压VDD，其漏极与所述第四晶体管M4的漏极和所述第六晶体管M6的漏极相连；第九晶体管M9的栅极与所述第四晶体管M4的漏极相连，其源极接工作电压VDD，其漏极与所述第五晶体管M5的漏极和所述第七晶体管M7的漏极相连； 所述锁存单元中，与非门G1的第一输入口与所述第八晶体管M8的栅极相连，其第二输入口与输出端子Op相连；与非门G2的第一输入口与所述第九晶体管M9的栅极相连，其第二输入口与输出端子On相连； 其特征在于，所述同步比较器包括至少两路的反馈模块，其对称设置在所述同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。
2.如权利要求1所述的同步比较器，其特征在于，所述反馈模块包括第十晶体管Mn、第i 一晶体管M31、第十二晶体管M41和与门A1 ； 所述第十晶体管M11的源极与所述第二晶体管M2的源极相连； 所述第十一晶体管M31的栅极与所述第二晶体管M2的栅极相连，其源极与所述第十晶体管M11的漏极相连，其漏极与所述第四晶体管M4的源极相连； 所述第十二晶体管M41的栅极接接偏置电压Φ，其源极接工作电压VDD，其漏极与所述第十一晶体管M31的漏极相连； 所述与门A1的第一输入口与控制信号Hcl相连,其第二输入口与所述输出端子Op相连，其输出口与所述第十晶体管M11的栅极相连。
3.如权利要求2所述的同步比较器，其特征在于，所述第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第十晶体管M11和第 一晶体管M31均为NMOS晶体管。
4.如权利要求2所述的同步比较器，其特征在于，所述第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十二晶体管M41均为PMOS晶体管。
5.如权利要求1-4所述的同步比较器，其特征在于，反馈模块中，所述与门A1作为反馈开关，由所述第十晶体管M11和第十二晶体管M41提供偏置电平，第十一晶体管M31控制迟滞阈值。
6.如权利要求5所述的同步比较器，其特征在于，当反馈模块为两个以上时，每组反馈模块中: 与所述第十晶体管M11同作用的晶体管，其源极与所述第十晶体管M11的源极相连； 与所述第十一晶体管M31同作用的晶体管，其栅极与所述第二晶体管M2的栅极相连，其漏极与所述第四晶体管M4的源极相连。
7.如权利要求6所述的同步比较器，其特征在于，所述第二晶体管M2的栅极通过电阻与所述反馈模块中的晶体管连接；所述第三晶体管M3的栅极·通过电阻与所述反馈模块中的晶体管连接。
【文档编号】H03K5/22GK103441749SQ201310314235
【公开日】2013年12月11日 申请日期:2013年7月24日 优先权日:2013年7月24日
【发明者】袁玉湘, 卢慧慧, 姜学平, 于坤山 申请人:国家电网公司, 国网智能电网研究院, 国网河南省电力公司