基于折叠式比较器的stt-ram读取电路及控制方法
【技术领域】
[0001] 本发明涉及一种基于折叠式比较器的STT-RAM读取电路及控制方法。
【背景技术】
[0002] 传统的随机存取存储器（RAM)如动态随机存取存储器（DRAM)具有比较低廉的价 格，但是存取速度较慢、耐久性较差并且数据只能保存很短的一段时间。由于必须隔一段时 间刷新一次数据，这又导致了功耗较大。静态随机存取存储器（SRAM)具有存取速度较快、 功耗较低，非易失性等优点，但是价格昂贵、集成度较低。
[0003] 近年来新兴的自旋转移力矩随机存取存储器（STT-RAM)由于其高密度、低漏电流、 非易失性、超长的耐久性以及快速读写等优点，有望成为未来高速缓存的首选产品。
[0004] 本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体 功耗的改进结构。这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环 放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度， 具有读取时间短的优点。为了使开环放大器与数字系统对接时的可靠性更高，该读取方案 采用输出电压摆幅更大的折叠式共源共栅电路作为开环放大器的基本结构可以进行连续 比较，故采用折叠式共源共栅比较器可以提高电路的读取速度，具有读取时间短的优点。
【发明内容】
[0005] 本发明的目的在于提供一种有效的提高读取速度，节省了功耗，增大了输出摆幅 和增益，提高了与数字系统对接时整个读取电路的可靠性的基于折叠式比较器的STT-RAM 读取电路及控制方法。
[0006] 为实现上述目的，本发明的技术方案是：一种基于折叠式比较器的STT-RAM读取 电路，包括一折叠式共源共栅比较器及与该折叠式共源共栅比较器连接的并行磁隧道结、 控制逻辑电路和反相器，所述反相器还连接有第一D触发器和第二D触发器，所述第一D触 发器和第二D触发器的时钟控制输入端分别连接至时钟输出模块的第一时钟信号输出端 和第二时钟信号输出端，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁 隧道结中存储的高位数据和低位数据，所述控制逻辑电路还连接有一用于提供参考电压的 外部电压输出电路，所述折叠式共源共栅比较器的第一MOS管的源极和第二MOS管的源极 均连接至VDD端，所述第一MOS管的栅极连接第二MOS管的栅极，所述第一MOS管的漏极和 第二MOS管的漏极分别连接第三MOS管的源极和第四MOS管的源极，所述第三MOS管的栅 极和第四MOS管的栅极相连接，所述第三MOS管的漏极与第五MOS管的漏极相连接至第七 MOS管及第八MOS管的栅极，所述第四MOS管的漏极和第六MOS管的漏极相连接至所述反相 器的输入端，所述第五MOS管的栅极和第六MOS管的栅极相连接，所述第五MOS管的源极和 第六MOS管的源极分别连接第七MOS管的漏极和第八MOS管的漏极，所述第一MOS管的漏 极和第二MOS管的漏极还分别连接第十MOS管的漏极和第九MOS管的漏极，所述第九MOS 管的源极和第十MOS管的源极相连接至第十一MOS管的漏极，所述第十一MOS管的源极与 所述第七MOS管的源极和第八MOS管的源极相连接至地，所述第一MOS管的源极和第九MOS管的栅极分别连接至并行磁隧道结的两端，所述第九MOS管的栅极还连接至第十二MOS管 的漏极，所述第十二MOS管的源极接地，所述第十二MOS管的栅极接至时钟信号发生器的主 时钟信号输出端。
[0007] 在本发明实施例中，所述控制逻辑电路包括由第一D触发器反相输出信号和第一 时钟信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双 向开关，所述双向开关电路用于控制第十MOS管栅极与外部电压输出电路的第一、第二和 第三参考电压输出端的连接。
[0008] 在本发明实施例中，所述双向开关电路的工作原理为：当第一时钟信号为低电平 时，控制第十MOS管栅极与外部电压输出电路的第二参考电压输出端连接，第九MOS管栅极 采集的读取电压与所述第二参考电压进行比较，并输出比较结果Vout'；当第一时钟信号变 为高电平，控制第一D触发器存储高位数据，并由第一D触发器的反相输出端输出高位数 据；当高位数据为高电平时，控制第十MOS管栅极与外部电压输出电路的第三参考电压输 出端连接；当高位数据为低电平时，控制第十MOS管栅极与外部电压输出电路的第一参考 电压输出端连接，从而达到读取电路的控制功能。
[0009] 在本发明实施例中，所述时钟输出模块包括第一延时电路、第二延时电路、第三双 向开关和第四双向开关，所述第一延时电路和第二延时电路连接至主时钟信号输出端，所 述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路与第一时钟 信号输出端和第二时钟信号输出端的连接。
[0010] 在本发明实施例中，所述第一延时电路的延迟时间小于第二延时电路的延迟时 间；且所述第一延时电路的延迟时间与第二延时电路的延迟时间满足：当整个电路进行高 位数据的比较，输出比较结果Vout'，经反相器输出的Vout稳定后，第一延时电路的延迟时 间使得第一时钟信号由低电平变为高电平，从而控制第一D触发器存储高位数据；当整个 电路进行低位数据的比较，输出比较结果Vout'，经反相器输出的Vout稳定后，第二延时电 路的延迟时间使得第二时钟信号由低电平变为高电平，从而控制第二D触发器存储低位数 据。
[0011] 在本发明实施例中，所述并行磁隧道结包括两层铁磁层和夹杂于两层铁磁层之间 的一氧化镁氧化层，其中底层的铁磁层为参考层，具有固定磁向；顶层的铁磁层为自由层， 所述自由层通过转变电流改变磁向；所述自由层由独立控制磁向的软区和硬区组成，所述 软区和硬区的磁向有四种组合，使得所述并行磁隧道结具有四种电阻状态；所述四种电阻 状态的阻值关系为：Rll>RlO>ROl>R00,其中R11、R10、R01、R00分别为并行磁隧道结 的存储数据为11、1〇、〇1、〇〇所对应的电阻阻值。
[0012] 本发明还提供了一种基于上述所述读取电路的控制方法，包括如下步骤， 步骤Sl:信号发射器产生高电平信号，读取电路进入工作状态； 步骤S2:读取电路采集读取电压； 步骤S3 :通过控制逻辑电路将读取电压与外部电压输出电路输出的第二参考电压进 行比较； 步骤S4:由读取电压与第二参考电压的比较结果，判断并行磁隧道结所存储的高位数 据，并进行下一步比较； 步骤S5 :上述步骤完成后，根据读取电压与第二参考电压的比较结果，控制读取电压 与外部电压输出电路输出的第一参考电压或第三参考电压进行比较，并判断并行磁隧道结 所存储的低位数据，完成并行磁隧道结存储数据读取。
[0013] 相较于现有技术，本发明具有以下有益效果：本发明电路采用折叠式共源共栅比 较器，节省了电路的重启时间，提高了电路的读取速度；折叠式共源共栅比较器采用了折叠 式共源共栅结构，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取 电路的可靠性；内置控制逻辑，降低了使用难度，和外围系统的控制成本；此外，与其他读 取电路相比，本电路采用树型的读取方案，