内部电压发生电路的制作方法

本申请要求2015年10月26日提交的申请号为10-2015-0148454的韩国专利申请的优先权，通过引用整体合并于此。

技术领域

本公开的实施例总体而言涉及一种内部电压发生电路、以及包括所述内部电压发生电路的半导体存储器件和系统。

背景技术：

通常，半导体存储器件从外部器件接收外部电压(例如，电源电压VDD)和接地电压VSS，以产生构成半导体存储器件的内部电路的操作中所使用的内部电压。用于操作半导体存储器件的内部电路的内部电压可以包括：核心电压VCORE、高电压VPP和反相偏置电压VBB。核心电压可以被供应至存储核心区。高电压VPP可以用于驱动或过驱动字线。反相偏置电压VBB可以被施加至存储核心区中的NMOS晶体管的块体区(或衬底)。

核心电压VCORE可以是比由外部器件供应的电源电压VDD低的正电压。因而，核心电压VCORE可以通过将电源电压VDD降低至特定电平来产生。然而，高电压VPP可以比电源电压VDD高，而反相偏置电压VBB可以是比接地电压VSS低的负电压。因而，可能需要电荷泵电路来产生高电压VPP和反相偏置电压VBB。

另外，在半导体存储器件中使用的内部电压可以包括用于对位线预充电的位线预充电电压VBLP以及被施加至存储单元的平板电极的单元平板电压VCP。位线预充电电压VBLP和单元平板电压VCP可以被设定成具有相同的电平(例如，核心电压VCORE的一半)。因此，位线预充电电压VBLP和单元平板电压VCP可以通过具有相同配置的内部电压发生电路来产生。用于产生位线预充电电压VBLP和单元平板电压VCP的内部电压发生电路可以被实现为独立操作或者单独操作。

附图说明

图1为图示根据一个实施例的内部电压发生电路的示例代表的框图。

图2为图示包括在图1中的内部电压发生电路之内的电平移位器的示例代表的电路图。

图3为图示包括在图1中的内部电压发生电路之内的第一脉冲发生电路的示例代表的电路图。

图4为图示包括在图1中的内部电压发生电路之内的第一脉冲发生电路的示例代表的电路图。

图5为图示包括在图1中的内部电压发生电路之内的第一脉冲发生电路的示例代表的电路图。

图6为图示包括在图1中的内部电压发生电路之内的第二脉冲发生电路的示例代表的电路图。

图7为图示包括在图1中的内部电压发生电路之内的脉冲合成电路的示例代表的电路图。

图8为图示包括在图1中的内部电压发生电路之内的电压驱动电路的示例代表的电路图。

图9为图示包括在图1中的内部电压发生电路之内的电压驱动电路的示例代表的电路图。

图10和图11为图示图1至图9中所示的内部电压发生电路的操作的示例代表的时序图。

图12为图示根据一个实施例的内部电压发生电路的示例代表的框图。

图13图示了采用根据以上关于图1至图12所讨论的各种实施例的一种内部电压发生电路的系统的代表示例的框图。

具体实施方式

各种实施例可以针对一种根据外部电压的电平来调节内部电压的驱动的内部电压发生电路。

根据一个实施例，可以提供一种内部电压发生电路器件。内部电压发生电路器件可以包括第一脉冲发生电路，其被配置成产生第一脉冲，所述第一脉冲具有响应于外部电压而通过第一变化率来调节的脉宽。内部电压发生电路器件可以包括第二脉冲发生电路，其被配置成产生第二脉冲，所述第二脉冲具有响应于外部电压而通过第二变化率来调节的脉宽。内部电压发生电路器件可以包括脉冲合成电路，其被配置成将第一脉冲和第二脉冲合成，以产生用于驱动内部电压的合成脉冲。

根据一个实施例，可以提供一种内部电压发生电路器件。内部电压发生电路器件可以包括电平移位器，其被配置成用于将使能信号的电平移位，以产生移位使能信号。内部电压发生电路器件可以包括脉冲发生电路，其被配置成响应于移位使能信号而产生第一脉冲和第二脉冲。内部电压发生电路器件可以包括脉冲合成电路，其被配置成将第一脉冲和第二脉冲合成，以产生用于驱动内部电压的合成脉冲。第一脉冲具有可以响应于外部电压而通过第一变化率来调节的脉宽，而第二脉冲具有可以响应于外部电压而通过第二变化率来调节的脉宽。

根据一个实施例，可以提供一种内部电压发生电路器件。内部电压发生电路器件可以包括脉冲发生电路，其被配置为响应于外部电压而产生第一脉冲和第二脉冲。内部电压发生电路器件可以包括脉冲合成电路，其被配置成将第一脉冲和第二脉冲合成，以产生合成脉冲。

在下文中，将参照附图来描述本公开的各种实施例。然而，本文中所述的实施例仅是说明性的目的，并非旨在限制本公开的范围。

参见图1，根据本发明的一个实施例的内部电压发生电路可以包括：电平移位器1、脉冲发生电路2、脉冲合成电路3以及电压驱动电路4。

电平移位器1可以通过将使能信号EN电平移位来产生移位使能信号EN_SHF。使能信号EN可以是被使能用于驱动内部电压的信号。使能信号EN可以在内部电压与接地电压之间的范围内摆动。被使能的使能信号EN的电平可以根据实施例而设定成不同。移位使能信号EN_SHF可以在外部电压与接地电压之间的范围内摆动。移位使能信号EN_SHF的摆动宽度可以根据实施例而设定成不同。

脉冲发生电路2可以包括第一脉冲发生电路21和第二脉冲发生电路22。第一脉冲发生电路21可以包括无源元件，并且可以接收移位使能信号EN_SHF，以产生第一脉冲PUL1。第二脉冲发生电路22可以包括被配置成包括多个MOS晶体管的反相器链，并且可以接收移位使能信号EN_SHF，以产生第二脉冲PUL2。第一脉冲PUL1可以具有根据外部电压的变化而通过第一变化率来调节的脉宽。第二脉冲PUL2可以具有根据外部电压的变化而通过第二变化率来调节的脉宽。第一变化率和第二变化率中的每个可以被设定成脉宽的变化量与电源电压的变化量之比。第二变化率可以被设定成比第一变化率大。在这种情况下，如果外部电压的电平降低，则第二脉冲PUL2与第一脉冲PUL1之间的脉宽差可以增加。第一脉冲PUL1可以被设定成在与其脉宽相对应的区段期间具有逻辑低电平。类似地，第二脉冲PUL2可以被设定成在与其脉宽相对应的区段期间具有逻辑低电平。第一变化率和第二变化率可以根据实施例而设定成不同。

脉冲合成电路3可以通过将第一脉冲PUL1和第二脉冲PUL2合成来产生合成脉冲PUL_SYN。例如，脉冲合成电路3可以产生合成脉冲PUL_SYN，其具有与通过将第二脉冲PUL2的脉宽减去第一脉冲PUL1的脉宽所获得的区段相对应的脉宽。如果外部电压的电平降低，则其中第二脉冲PUL2的脉宽增加的区段可以变得比其中第一脉冲PUL1的脉宽增加的区段大。因而，如果外部电压的电平降低，则合成脉冲PUL_SYN的脉宽可以增加。合成脉冲PUL_SYN可以被设定成在与其脉宽相对应的区段期间具有逻辑低电平。

电压驱动电路4可以响应于合成脉冲PUL_SYN来驱动内部电压。例如，电压驱动电路4可以在与合成脉冲PUL_SYN的脉宽相对应的区段期间，将内部电压驱动至外部电压。如果外部电压的电平降低，则合成脉冲PUL_SYN的脉宽可以增大。因而，如果外部电压的电平降低，则其中内部电压被驱动至外部电压的区段可以增大。

参见图2，电平移位器1可以包括：PMOS晶体管P11和P12、NMOS晶体管N11和N12以及反相器IV11。在电平移位器1中，如果使能信号EN具有内部电压VINT的电平，则NMOS晶体管N11和PMOS晶体管P12可以导通，以将移位使能信号EN_SHF驱动成外部电压VEXT。在电平移位器1中，如果使能信号EN具有接地电压VSS的电平，则NMOS晶体管N12和PMOS晶体管P11可以导通，以将移位使能信号EN_SHF驱动至接地电压VSS。电平移位器1可以通过将在内部电压VINT与接地电压VSS之间的范围内的使能信号EN的电平移位，来产生移位使能信号EN_SHF，所述移位使能信号EN_SHF的电平在外部电压VEXT与接地电压VSS之间的范围内摆动。

参见图3，第一脉冲发生电路21可以包括第一延迟电路211和与非门NAND21。第一延迟电路211可以将移位使能信号EN_SHF反相延迟预定的延迟时间，以产生第一延迟信号EN_D1。第一延迟电路211可以包括：反相器IV21、IV22和IV23，电阻元件R21、R22和R23以及电容元件C21和C22。与使用MOS晶体管实现的反相器IV21、IV22和IV23相比，与无源元件相对应的电阻元件R21、R22和R23以及电容元件C21和C22的电气特性受到外部电压VEXT的电平变化的影响可以更小。通过使用与非门NAND21对移位使能信号EN_SHF和第一延迟信号EN_D1进行与非运算(即，与非)所产生的第一脉冲PUL1的脉宽可以被设定成对应于第一延迟电路211的延迟时间。

参见图4，第一脉冲发生电路21a可以包括第一延迟电路211a和与非门NAND22。第一延迟电路211a可以将移位使能信号EN_SHF反相延迟预定的延迟时间，以产生第一延迟信号EN_D1a。第一延迟电路211a可以包括：反相器IV24、IV25和IV26以及电阻元件R24、R25和R26。与使用MOS晶体管实现的反相器IV24、IV25和IV26相比，与无源元件相对应的电阻元件R24、R25和R26的电气特性受到外部电压VEXT的电平 变化的影响可以更小。通过使用NAND22对移位使能信号EN_SHF和第一延迟信号EN_D1进行与非运算所产生的第一脉冲PUL1的脉宽可以被设定成对应于第一延迟电路211a的延迟时间。

参见图5，第一脉冲发生电路21b可以包括第一延迟电路211b和与非门NAND23。第一延迟电路211b可以将移位使能信号EN_SHF反相延迟预定的延迟时间，以产生第一延迟信号EN_D1b。第一延迟电路211b可以包括：反相器IV27、IV28和IV29以及电容元件C27、C28。与使用MOS晶体管实现的反相器IV27、IV28和IV29相比，与无源元件相对应的电容元件C27、C28受到外部电压VEXT的电平变化的影响可以更小。通过使用NAND23对移位使能信号EN_SHF和第一延迟信号EN_D1b进行与非运算所产生的第一脉冲PUL1的脉宽可以被设定成对应于第一延迟电路211b的延迟时间。

参见图6，第二脉冲发生电路22可以包括第二延迟电路221和与非门NAND24。第二延迟电路221可以将移位使能信号EN_SHF反相延迟预定的延迟时间，以产生第二延迟信号EN_D2。第二延迟电路221可以使用反相器链来实现。由于第二延迟电路221仅使用反相器链来实现，而不使用任何无源元件，所以在其中外部电压VEXT的电平低的区段期间，第二延迟电路221的延迟时间可以被设定成比参照图3至图5所述的第一延迟电路211、211a和211b中的每个的延迟时间大。通过使用NAND24对移位使能信号EN_SHF和第二延迟信号EN_D2进行与非运算所产生的第二脉冲PUL2的脉宽可以被设定成对应于第二延迟电路221的延迟时间。由于外部电压VEXT的电平降低，所以第一脉冲PUL1的脉宽与第二脉冲PUL2的脉宽之差可以增大。

参见图7，脉冲合成电路3可以包括反相器IV31和与非门NAND31。反相器IV31可以将第二脉冲PUL2反相缓冲，以产生第二反相脉冲PUL2B。与非门NAND31可以接收第一脉冲PUL1和第二反相脉冲PUL2B，以及可以对第一脉冲PUL1和第二反相脉冲PUL2B执行与非运算，以产生合成脉冲PUL_SYN。具有逻辑低电平的合成脉冲PUL_SYN的脉宽可以被设定成通过将第二脉冲PUL2的脉宽减去第一脉冲PUL1的脉宽所获得的区段。如果外部电压VEXT的电平降低，则合成脉冲PUL_SYN的脉宽可以增大。

参见图8，电压驱动电路4可以包括PMOS晶体管P41，其响应于合成脉冲PUL_SYN来将内部电压VINT驱动至外部电压VEXT。例如，电压驱动电路4可以在具有逻辑低电平的合成脉冲PUL_SYN的脉宽区段期间，将内部电压VINT驱动至外部电压VEXT。如果外部电压VEXT的电平降低，则其中电压驱动电路4将内部电压VINT驱动至外部电压VEXT的时间段可以增大。

参见图9，电压驱动电路4a可以包括：分压电路41、驱动信号发生电路42以及驱动电路43。分压电压41可以包括NMOS晶体管N41和N42，并且可以通过将内部电压VINT分压来产生分压电压VDIV。驱动信号发生电路42可以包括例如比较器421、反相器IV41以及或非门NOR41。如果分压电压VDIV比参考电压VREF高，则比较器421可以产生具有逻辑低电平的比较信号COM，而如果分压电压VDIV比参考电压VREF低，则比较器421可以产生具有逻辑高电平的比较信号COM。如果比较信号COM和反相器IV41的输出信号中的至少一个具有逻辑高电平，则或非门NOR41可以产生被使能成逻辑低电平的上拉信号PU。如果上拉信号PU被使能成逻辑低电平，则驱动电路43可以将内部电压VINT驱动至外部电压VEXT。如果分压电压VDIV比参考电压VREF低，则电压驱动电路4a可以将内部电压VINT驱动至外部电压VEXT，或者电压驱动电路4a可以在与具有逻辑低电平的合成脉冲PUL_SYN的脉宽相对应的时间段期间，将内部电压VINT驱动至外部电压VEXT。如果外部电压VEXT的电平降低，则其中电压驱动电路4a将内部电压VINT驱动至外部电压VEXT的时间段可以增大。

将参照图10和图11来描述具有前述配置的内部电压发生电路的操作。此时，将分成如下的情况来描述该操作：外部电压VEXT的电平高于或等于预定的目标电平的情况，和外部电压VEXT的电平低于或等于预定的目标电平的情况。

在下文中，将结合外部电压VEXT高于预定的目标电平的示例和外部电压VEXT低于预定的目标电平的示例，参照图10和图11来描述具有前述配置的内部电压发生电路的操作。

首先，，在下文中将参照图10来描述当外部电压VEXT高于预定的目标电平时内部电压发生电路的操作。

可以将使能信号EN(其电平在内部电压VINT与接地电压VSS之间的范围内摆动)移位，以产生移位使能信号EN_SHF(其电平在外部电压VEXT与接地电压VSS之间的范围内摆动)。第一脉冲PUL1的脉宽可以被设定成与第一延迟信号EN_D1的延迟时间td1相对应，而第二脉冲PUL2的脉宽可以被设定成与第二延迟信号EN_D2的延迟时间td2相对应。合成脉冲PUL_SYN可以产生为具有在区段td2-td1期间被设定成逻辑低电平的脉宽，在区段td2-td1中，第一脉冲PUL1和第二反相脉冲PUL2B二者都被产生成具有逻辑高电平。

接着，，在下文中将参照图11来描述当外部电压VEXT低于预定的目标电平时内部电压发生电路的操作。

可以将使能信号EN(其电平在内部电压VINT与接地电压VSS之间的范围内摆动) 移位，以产生移位使能信号EN_SHF(其电平在外部电压VEXT与接地电压VSS之间的范围内摆动)。第一脉冲PUL1的脉宽可以被设定成与第一延迟信号EN_D1的延迟时间td1相对应，而第二脉冲PUL2的脉宽可以被设定成与第二延迟信号EN_D2的延迟时间td3相对应。合成脉冲PUL_SYN可以被产生成具有在区段td3-td1期间被设定成逻辑低电平的脉宽，在区段td3-td1中，第一脉冲PUL1和第二反相脉冲PUL2B二者都被产生成具有逻辑高电平。

如果外部电压VEXT的电平比预定的目标电平低，则合成脉冲PUL_SYN的脉宽可以被设定成与区段td3-td1相对应，而如果外部电压VEXT的电平比预定的目标电平高，则合成脉冲PUL_SYN的脉宽可以被设定成与比区段td3-td1小的区段td2-td1相对应。即，如果外部电压的电平降低，则合成脉冲PUL_SYN的脉宽可以增大。如上所述，如果合成脉冲PUL_SYN的脉宽增大，则其中内部电压VINT被驱动至外部电压VEXT的时间段可以增大。因而，尽管外部电压VEXT的电平降低，内部电压VINIT的电平也可以被完全地驱动至外部电压VEXT的电平，以防止采用这一内部电压发生电路的半导体器件的操作速度的降低。

参见图12，根据本公开的一个实施例的内部电压发生电路可以包括：第一脉冲发生电路61、第二脉冲发生电路62、脉冲合成电路63以及电压驱动电路64。

第一脉冲发生电路61可以包括无源元件，并且可以接收使能信号EN，以产生第一脉冲PUL1。第一脉冲PUL1可以具有根据外部电压的变化而通过第一变化率来调节的脉宽。

第二脉冲发生电路62可以包括使用MOS晶体管所实现的反相器链，并且可以接收使能信号EN，以产生第二脉冲PUL2。第二脉冲PUL2可以具有根据外部电压的变化而通过第二变化率来调节的脉宽。第一变化率和第二变化率中的每个可以被设定成脉宽的变化量与电源电压的变化量之比。第二变化率可以被设定成比第一变化率大。在这种情况下，如果外部电压的电平降低，则第二脉冲PUL2与第一脉冲PUL1之间的脉宽差可以增大。第一脉冲PUL1可以被设定成在与其脉宽相对应的区段期间具有逻辑低电平。类似地，第二脉冲PUL2可以被设定成在与其脉宽相对应的区段期间具有逻辑低电平。第一变化率和第二变化率可以根据实施例而设定成不同。

脉冲合成电路63可以通过将第一脉冲PUL1和第二脉冲PUL2合成来产生合成脉冲PUL_SYN。例如，脉冲合成电路63可以产生合成脉冲PUL_SYN，其具有与通过将第二脉冲PUL2的脉宽减去第一脉冲PUL1的脉宽所获得的区段相对应的脉宽。如果外部电压的电平降低，则其中第二脉冲PUL2的脉宽增大的区段可以变得比其中第一脉冲 PUL1的脉宽增大的区段大。因而，如果外部电压的电平降低，则合成脉冲PUL_SYN的脉宽可以增大。合成脉冲PUL_SYN可以被设定成在与其脉宽相对应的区段期间具有逻辑低电平。

电压驱动电路64可以响应于合成脉冲PUL_SYN来驱动内部电压。例如，电压驱动电路64可以在与合成脉冲PUL_SYN的脉宽相对应的区段期间，将内部电压驱动至外部电压。如果外部电压的电平降低，则合成脉冲PUL_SYN的脉宽可以增大。因而，如果外部电压的电平降低，则其中内部电压被驱动至外部电压驱动的区段可以增大。

除了参照图12所述的内部电压发生电路不包括图1的电平移位器之外，参照图12所述的内部电压发生电路可以具有与参照图1所述的内部电压发生电路基本相同的配置。因而，将省略图12中所示的内部电压发生电路的元件的具体描述。

以上讨论的内部电压发生电路(见图1-图12)在存储器件、处理器和计算机系统的设计中特别有用。例如，参见图13，采用根据各种实施例的内部电压发生电路的系统的框图被图示并且总体上由附图标记1000来标记。系统1000可以包括一个或更多个处理器(即，处理器)，或者，例如但不限制于中央处理单元(“CPUs”)1100。处理器(即，CPU)1100可以单独使用，或者结合其它的处理器(即，CPUs)来使用。尽管处理器(即，CPU)1100将主要以单数形式提及，但是本领域的技术人员将理解的是，可以实施具有任意数量的物理或逻辑处理器(即，CPUs)的系统1000。

芯片组1150可以可操作性地耦接至处理器(即，CPU)1100。芯片组1150为信号在处理器(即，CPU)1100与系统1000的其它组件之间的通信路径。系统1000的其它组件可以包括：存储器控制器1200、输入/输出(“I/O”)总线1250以及盘驱动器控制器1300。根据系统1000的配置，多个不同信号中的任意一个可以通过芯片组1150来传送，并且本领域的技术人员将理解的是，在不改变系统1000的根本性质的情况下，能够容易地调整信号在系统1000中的路由。

如上所述，存储器控制器1200可以可操作性地耦接至芯片组1150。存储器控制器1200可以包括如以上参照图1至图12所述的至少一个内部电压发生电路。因而，存储器控制器1200可以经由芯片组1150来接收从处理器(即，CPU)1100提供的请求。在可替选实施例中，存储器控制器1200可以被集成在芯片组1150中。存储器控制器1200可以可操作性地耦接至一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括如以上关于图1至图12所述的至少一个内部电路发生电路，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以为若干工业标准存储器类型中的任意一种，包括但是不限制于单列直插存储器模块(“SIMM”)和双 列直插存储器模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据二者而有助于外部数据储存设备的安全移除。

芯片组1150还可以耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括例如但是不限制于：鼠标1410、视频显示器1420或者键盘1430。I/O总线1250可以采用若干通信协议中的任意一种与I/O设备1410、1420和1430通信。在一个实施例中，I/O总线1250可以被集成在芯片组1150中。

盘驱动器控制器1300可以可操作性地耦接至芯片组1150。盘驱动器控制器1300可以用作芯片组1150与一个内部盘驱动器1450或者一个以上内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据二者而有助于外部数据储存设备的断开连接。盘驱动器控制器1300和内部盘驱动器1450可以使用几乎任何类型的通信协议(其包括，例如但是不限制于以上关于I/O总线1250所提及的所有那些协议)而彼此通信或者与芯片组1150通信。

需要注意的是，以上关于图13所描述的系统1000仅是采用以上关于图1至图12所讨论的内部电压发生电路的系统1000的一个示例。在可替选的实施例中，诸如例如不限制于蜂窝电话或者数码照相机，组件可以不同于图13中所示的实施例。