本发明涉及数据传输技术，尤其涉及一种存储器控制电路单元、存储器储存装置与数据传输方法。
背景技术：
：：数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器(rewritablenon-volatilememory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于此些电子产品。因此，近年快闪存储器产业成为电子产业中相当热门的一环。例如，广泛用于移动电子装置上的嵌入式多媒体卡(embededMultiMediaCard，简称为：eMMC)就是一种以快闪存储器作为储存媒体的储存装置。一般来说，在配置有嵌入式多媒体卡的电子装置(例如，手机、平板电脑、导航机)的量产过程中，已烧录数据(如，固件码、作业系统)的嵌入式多媒体卡需经过高温锡炉过程以焊接至电子产品的电路基板上。特别是，在快闪存储器模块中，数据是根据存储单元内所储存的电荷来识别，因此，当电子产品发生异常现象且欲对其嵌入式多媒体卡进行分析除错时，由于嵌入式多媒体卡已焊接于电子产品的电路基板上，若多次以高温焊接与解焊所述嵌入式多媒体卡，则会对存储单元内所储存的电荷造成影响(例如，漏电)，导致嵌入式多媒体卡中的数据可能会因此而发生错误或遗失。据此，将无法正确地判定造成电子产品发生异常现象的问题。此外，某些嵌入式多媒体卡的异常现象仅能在嵌入式多媒体卡焊接于电子产品上时才能复制出来，然而，在嵌入式多媒体卡焊接于电子产品的电路基板上的情况下，并无法从电子产品外部得知电子产品内部的嵌入式多媒体卡的重要信息，也无法写入参数以进行校正。因此，如何对配置有嵌入式多媒体卡的电子装置进行除错分析以正确地判定并解决造成电子产品发生异常 现象的问题，而有效提升电子产品的除错效率是此领域技术人员所致力的目标。技术实现要素：本发明提供一种存储器控制电路单元、存储器储存装置与数据传输方法，其能够有效地提升焊接于电子装置上的嵌入式储存装置的除错效率。本发明的一范例实施例提供一存储器控制电路单元，其用于控制一存储器储存装置，且所述存储器控制电路单元包括主机接口、存储器接口、存储器管理电路以及脉冲样式检测电路。主机接口耦接至第一主机系统，存储器接口耦接至可复写式非易失性存储器模块，以及存储器管理电路耦接至主机接口与存储器接口，脉冲样式检测电路耦接至主机接口与存储器管理电路。存储器储存装置包括重置接脚，重置接脚耦接至存储器控制电路单元与脉冲样式检测电路。所述重置接脚用以从第二主机系统接收第一脉冲信号，而脉冲样式检测电路用以判断第一脉冲信号的第一串行的脉冲样式是否符合第一预定串行的脉冲样式。倘若第一串行的脉冲样式符合第一预定串行的脉冲样式时，存储器管理电路还用以禁能存储器储存装置的重置功能。在本发明的一实施例中，上述存储器控制电路单元还包括重置信号检测电路，所述重置信号检测电路耦接至重置接脚。所述重置功能是由重置信号检测电路检测到重置接脚所接收的第二脉冲信号所触发，且第二脉冲信号来自第一主机系统。在重置接脚从第二主机系统接收到第一脉冲信号后，存储器管理电路会先暂时禁能重置信号检测电路的运作，再判断第一脉冲信号的第一串行的脉冲样式是否符合第一预定串行的脉冲样式。在本发明的一实施例中，上述存储器控制电路单元还包括重置信号检测电路，所述重置信号检测电路耦接至重置接脚。所述重置功能是由重置信号检测电路检测到重置接脚所接收的第二脉冲信号所触发，且第二脉冲信号来自第一主机系统。在禁能存储器储存装置的重置功能的操作中，存储器管理电路禁能重置信号检测电路，且使重置接脚与第二主机系统之间的连接路径为导通的路径。其中所述第一预定串行的脉冲样式包括多个第一脉冲，所述第二脉冲信号的第二串行的脉冲样式包括至少一第二脉冲，且每一第一脉冲的脉冲宽度皆小于至少一第二脉冲的脉冲宽度。在本发明的一实施例中，上述存储器管理电路还用以在禁能存储器储存装置的重置功能后，致能由第二主机系统通过重置接脚对存储器储存装置的存取操作。在本发明的一实施例中，上述存储器控制电路单元还包括传输电路，所述传输电路耦接至重置接脚。传输电路包括开关、接收端与发送端，开关耦接至重置接脚、接收端与发送端，且开关受控于一选择信号而导通重置接脚与接收端之间的路径或重置接脚与发送端之间的路径。在致能由第二主机系统通过重置接脚对存储器储存装置的存取操作的操作中，存储器管理电路还用以通过开关将重置接脚与接收端之间的路径导通，且在接收端从第二主机系统接收第一指令后，存储器管理电路还用以通过开关将重置接脚与发送端之间的路径导通。接着，在发送端传送对应第一指令的回应信息至第二主机系统后，存储器管理电路还用以通过开关将重置接脚与接收端之间的路径导通。在本发明的一实施例中，上述存储器控制电路单元还包括通用输入输出电路，所述通用输入输出电路耦接至重置接脚。所述存储器储存装置还包括通用输入输出接脚，耦接至存储器控制电路单元与通用输入输出电路。传输电路的接收端用以从第二主机系统接收第二指令，且第二指令用以指示在特定时间点使通用输入输出电路将电压准位设为高准位电压。所述重置接脚还耦接至一信号示波器，所述信号示波器通过重置接脚从通用输入输出电路接收对应高准位电压的第三脉冲信号。在本发明的一实施例中，上述传输电路的接收端还用以从第二主机系统接收第三指令，且存储器管理电路用以根据第三指令禁能由第二主机系统通过重置接脚对存储器储存装置的存取操作。本发明的另一范例实施例提供一种存储器储存装置，其包括连接接口单元、可复写式非易失性存储器模块、存储器控制电路单元及重置接脚。所述连接接口单元用以耦接至第一主机系统，可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块。重置接脚耦接至连接接口单元与存储器控制电路单元，且存储器控制电路单元包括脉冲样式检测电路。重置接脚用以从第二主机系统接收第一脉冲信号；脉冲样式检测电路耦接至重置接脚，且 用以判断第一脉冲信号的第一串行的脉冲样式是否符合第一预定串行的脉冲样式。倘若第一串行的脉冲样式符合第一预定串行的脉冲样式时，存储器控制电路单元还用以禁能存储器储存装置的重置功能。在本发明的一实施例中，上述存储器控制电路单元还包括重置信号检测电路，重置信号检测电路耦接至重置接脚。所述重置功能是由重置信号检测电路检测到重置接脚所接收的第二脉冲信号所触发，且第二脉冲信号来自第一主机系统。在重置接脚从第二主机系统接收到第一脉冲信号后，存储器控制电路单元会先暂时禁能重置信号检测电路的运作，再判断第一脉冲信号的第一串行的脉冲样式是否符合第一预定串行的脉冲样式。在本发明的一实施例中，上述存储器控制电路单元还包括重置信号检测电路，重置信号检测电路耦接至重置接脚。所述重置功能是由重置信号检测电路检测到重置接脚所接收的第二脉冲信号所触发，且第二脉冲信号来自第一主机系统。在禁能通过存储器储存装置的重置功能的操作中，存储器控制电路单元会禁能重置信号检测电路，且使重置接脚与第二主机系统之间的连接路径为导通的路径。所述第一预定串行的脉冲样式包括多个第一脉冲，第二脉冲信号的第二串行的脉冲样式包括至少一第二脉冲，且每一第一脉冲的脉冲宽度小于所述至少一第二脉冲的脉冲宽度。在本发明的一实施例中，上述存储器控制电路单元还用以在禁能存储器储存装置的重置功能后，致能由第二主机系统通过重置接脚对存储器储存装置的存取操作。在本发明的一实施例中，上述存储器控制电路单元还包括传输电路，且所述传输电路耦接至所述重置接脚。所述传输电路包括开关、接收端与发送端，所述开关耦接至重置接脚、接收端与发送端，且所述开关受控于一选择信号而导通重置接脚与接收端之间的路径或重置接脚与发送端之间的路径。在致能由第二主机系统通过重置接脚对存储器储存装置的存取操作的操作中，存储器管理电路还用以通过所述开关将重置接脚与接收端之间的路径导通，且在接收端从第二主机系统接收第一指令后，存储器管理电路还用以通过开关将重置接脚与发送端之间的路径导通。在发送端传送对应第一指令的回应信息至第二主机系统后，存储器控制电路单元还用以通过开关将重置接脚与接收端之间的路径导通。在本发明的一实施例中，上述存储器储存装置还包括通用输入输出接脚，所述通用输入输出接脚耦接至存储器控制电路单元。存储器控制电路单元还包括通用输入输出电路，所述通用输入输出电路耦接至所述重置接脚与通用输入输出接脚。所述传输电路的接收端用以从第二主机系统接收第二指令，且第二指令用以指示在特定时间点使通用输入输出电路将电压准位设为高准位电压。所述重置接脚连接至信号示波器，且所述信号示波器通过所述重置接脚从通用输入输出电路接收对应高准位电压的第三脉冲信号。在本发明的一实施例中，上述传输电路的接收端还用以从第二主机系统接收第三指令，且存储器控制电路单元还用以根据所述第三指令禁能由第二主机系统通过重置接脚对存储器储存装置的存取操作。本发明的另一范例实施例提供一种数据传输方法，用于存储器储存装置，所述存储器储存装置耦接至第一主机系统且所述数据传输方法包括：由存储器储存装置的重置接脚从第二主机系统接收第一脉冲信号；由存储器储存装置的脉冲样式检测电路判断第一脉冲信号的第一串行的脉冲样式是否符合第一预定串行的脉冲样式；以及倘若第一串行的脉冲样式符合第一预定串行的脉冲样式时，禁能存储器储存装置的重置功能。在本发明的一实施例中，上述重置功能是由存储器储存装置的重置信号检测电路检测到重置接脚所接收的第二脉冲信号所触发，且第二脉冲信号来自第一主机系统，且所述数据传输方法还包括：在重置接脚从第二主机系统接收到第一脉冲信号后，暂时禁能重置信号检测电路的运作，再判断第一脉冲信号的第一串行的脉冲样式是否符合第一预定串行的脉冲样式。在本发明的一实施例中，上述重置功能是由存储器储存装置的重置信号检测电路检测到重置接脚所接收的第二脉冲信号所触发，且第二脉冲信号来自第一主机系统，且禁能存储器储存装置的重置功能的步骤包括：禁能重置信号检测电路，且所述重置接脚与第二主机系统之间的连接路径导通的路径。所述第一预定串行的脉冲样式包括多个第一脉冲，第二脉冲信号的第二串行的脉冲样式包括至少一第二脉冲，且每一第一脉冲的脉冲宽度小于至少一第二脉冲的脉冲宽度。在本发明的一实施例中，上述数据传输方法，还包括：在根据禁能存储器储存装置的重置功能后，致能由第二主机系统通过重置接脚对存储器储存 装置的存取操作。在本发明的一实施例中，上述存储器储存装置还包括耦接至重置接脚的传输电路，所述传输电路包括耦接至所述重置接脚的开关、接收端与发送端，且开关受控于第一选择信号而导通重置接脚与接收端之间的路径或重置接脚与发送端之间的路径。在致能由第二主机系统通过重置接脚对存储器储存装置的存取操作的步骤包括：通过开关将重置接脚与接收端之间的路径导通，且在接收端从第二主机系统接收第一指令后，通过开关将重置接脚与发送端之间的路径导通；以及在发送端传送对应存取指令的回应信息至第二主机系统后，通过开关将所述重置接脚与所述接收端之间的路径导通。在本发明的一实施例中，上述存储器储存装置还包括通用输入输出接脚与通用输入输出电路，且所述数据传输方法还包括：由传输电路的接收端从第二主机系统接收第二指令，其中第二指令用以指示在特定时间点使通用输入输出电路将电压准位设为高准位电压；以及通过所述通用输入输出电路将对应高准位电压的第三脉冲信号传送至连接至重置接脚的信号示波器，且由信号示波器根据第三脉冲信号获取存储器储存装置于特定时间点运作的信号。在本发明的一实施例中，上述数据传输方法，还包括：由所述传输电路的所述接收端从第二主机系统接收第三指令，且根据第三指令禁能由第二主机系统通过重置接脚对存储器储存装置的存取操作。基于上述，本发明是通过比对脉冲信号的脉冲样式来禁能通过重置接脚对嵌入式储存装置的重置功能，且致能通过重置接脚对嵌入式储存装置的存取操作。如此可在不解焊所述嵌入式储存装置的情况下，对配置有嵌入式储存装置的电子装置进行除错分析，据此，可避免嵌入式储存装置中的数据发生错误或遗失，且有效地以提升除错效率。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是根据一范例实施例所示出的主机系统与存储器储存装置的示意图；图2是根据一范例实施例所示出的电脑、输入/输出装置与存储器储存装置的示意图；图3是根据一范例实施例所示出的主机系统与存储器储存装置的示意图；图4是根据一范例实施例所示出的存储器储存装置的概要方块图；图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图；图6是根据一范例实施例所示出的嵌入式储存装置的概要方块图；图7是根据本发明的另一范例实施例所示出的嵌入式储存装置的概要方块图；图8是根据本发明的一范例实施例所示出的主机系统与存储器控制电路单元的运作的范例示意图；图9A是根据本发明的一范例实施例所示出的重置信号的示意图；图9B是根据本发明的一范例实施例所示出的具有预定串行的脉冲样式的脉冲信号的示意图；图10是根据本发明的一范例实施例所示出的重置接脚与主机系统之间的连接路径的示意图；图11是根据本发明的另一范例实施例所示出的存储器控制电路单元运作的范例示意图；图12是根据本发明的一范例实施例所示出的传输电路；图13是根据本发明的另一范例实施例所示出的存储器控制电路单元运作的范例示意图；图14是根据本发明的一范例实施例所示出的具高准位电压的通用输入输出电路所输出的脉冲信号的示意图；图15是根据本发明的一范例实施例所示出的数据传输方法的流程图。附图标记说明：10：存储器储存装置；11：主机系统；12：电脑；13：输入/输出装置；122：微处理器；124：随机存取存储器(RAM)；126：系统总线；128：数据传输接口；21：鼠标；22：键盘；23：显示器；24：打印机；25：U盘；26：存储卡；27：固态硬盘；31：数码相机；32：SD卡；33：MMC卡；34：记忆棒；35：CF卡；36：嵌入式储存装置；402：连接接口单元；404：存储器控制电路单元；406：可复写式非易失性存储器模块；410(0)～410(N)：实体抹除单元；502：存储器管理电路；504：主机接口；506：存储器接口；508：缓冲存储器；510：电源管理电路；512：错误检查与校正电路；60：嵌入式多媒体卡；61：第一主机系统；62：第二主机系统；700：重置接脚；710：脉冲样式检测电路；720：重置信号检测电路；730：传输电路；740：通用输入输出电路；742：通用输入输出接脚；900a：第二脉冲信号；900b：脉冲信号；902：下降边缘；904：上升边缘；910：第二脉冲；920：多个第一脉冲；d0、d1-1～d1-7：脉冲宽度；1200：开关；1202：接收端；1204：发送端；1206：选择信号；1300：信号示波器；1400：第三脉冲信号；1402：脉冲；S1501、S1503、S1505：数据传输方法的步骤。具体实施方式一般而言，存储器储存装置(也称，存储器储存系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。图1是根据一范例实施例所示出的主机系统与存储器储存装置的示意图，且图2是根据一范例实施例所示出的电脑、输入/输出装置与存储器储存装置的示意图。请参照图1，主机系统11一般包括电脑12与输入/输出(input/output，简 称为：I/O)装置1106。电脑12包括微处理器122、随机存取存储器(randomaccessmemory，简称为RAM)124、系统总线126与数据传输接口128。输入/输出装置13包括如图2的滑鼠21、键盘22、显示器23与打印机24。必须了解的是，图2所示的装置非限制输入/输出装置13，输入/输出装置13可还包括其他装置。在本实施例中，存储器储存装置10是通过数据传输接口128与主机系统11的其他元件电性连接。通过微处理器122、随机存取存储器124与输入/输出装置13的运作可将数据写入至存储器储存装置10或从存储器储存装置10中读取数据。例如，存储器储存装置10可以是如图2所示的U盘25、记忆卡26或固态硬盘(SolidStateDrive，简称为：SSD)27等的可复写式非易失性存储器储存装置。图3是根据一范例实施例所示出的主机系统与存储器储存装置的示意图。一般而言，主机系统11为可实质地与存储器储存装置10配合以储存数据的任意系统。虽然在本范例实施例中，主机系统11是以电脑系统来做说明，然而，在另一范例实施例中主机系统11可以是数码相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为图3中的数码相机(摄影机)31时，可复写式非易失性存储器储存装置则为其所使用的SD卡32、MMC卡33、记忆棒(memorystick)34、CF卡35或嵌入式储存装置36(如图3所示)。嵌入式储存装置36包括嵌入式多媒体卡(EmbeddedMMC，简称为：eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。图4是根据一范例实施例所示出的存储器储存装置的概要方块图。请参照图4，存储器储存装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。在本范例实施例中，连接接口单元402是兼容于嵌入式多媒体储存卡(EmbeddedMultiMediaCard，简称为：eMMC)接口标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(ParellelAdvancedTechnologyAttachment，简称为：PATA)标准、电气和电子工程师协会(InstituteofElectricalandElectronicEngineers，简称为：IEEE)1394 标准、外部设备互连(PeripheralComponentInterconnectExpress，简称为：PCIExpress)标准、通用快闪储存器(UniversalFlashstorage，简称为：UFS)标准、超高速一代(UltraHighSpeed-I，简称为：UHS-I)接口标准、超高速二代(UltraHighSpeed-II，简称为：UHS-II)接口标准、安全数位(SecureDigital，简称为：SD)接口标准、记忆棒(MemoryStick，简称为：MS)接口标准、串行高级技术附件(SerialAdvancedTechnologyAttachment，简称为：SATA)标准、小型快闪(CompactFlash，简称为：CF)接口标准、集成设备电路(IntegratedDeviceElectronics，简称为：IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元可与存储器控制电路单元封装在一个芯片中，或布设于一包含存储器控制电路单元的芯片外。存储器控制电路单元404用以执行以硬件形式或固件形式操作的多个逻辑闸或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等操作。可复写式非易失性存储器模块406是耦接至存储器控制电路单元404，并且用以储存主机系统11所写入的数据。可复写式非易失性存储器模块406具有实体抹除单元410(0)～410(N)。例如，实体抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。更详细来说，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以储存使用者的数据，而冗余比特区用以储存系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含8个实体存取地址，且一个实体存取地址的大小为512比特组(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一范例实施例 中，实体抹除单元为实体区块，并且实体程序化单元为实体页面或实体扇区，但本发明不以此为限。在本范例实施例中，可复写式非易失性存储器模块406为多层单元(MultiLevelCell，简称为：MLC)NAND型快闪存储器模块(即，一个存储单元中可储存2个数据比特的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406也可是单层单元(SingleLevelCell，简称为：SLC)NAND型快闪存储器模块(即，一个存储单元中可储存1个数据比特的快闪存储器模块)、三层存储单元(TrinaryLevelCell，简称为：TLC)NAND型快闪存储器模块(即，一个存储单元中可储存3个数据比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504与存储器接口506。存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器储存装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。在本范例实施例中，存储器管理电路502的控制指令是以固件形式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读读存储器中。当存储器储存装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。在本发明另一范例实施例中，存储器管理电路502的控制指令也可以程序码形式储存于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将储存于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。主机接口504是耦接至存储器管理电路502并且用以耦接至连接接口单 元402，以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是兼容于eMMC标准。然而，必须了解的是本发明不限于此，主机接口504也可以是兼容于PATA标准、IEEE1394标准、PCIExpress标准、UFS标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、SATA标准、CF标准、IDE标准或其他适合的数据传输标准。存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。在一范例实施例中，存储器控制电路单元404还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。缓冲存储器508是耦接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路510是耦接至存储器管理电路502并且用以控制存储器储存装置10的电源。错误检查与校正电路512是耦接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码(ErrorCheckingandCorrectingCode，简称为：ECCCode)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路512会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。图6是根据一范例实施例所示出的嵌入式储存装置的概要方块图。图7是根据本发明的另一范例实施例所示出的嵌入式储存装置的概要方块图。请先参照图6，在本发明范例实施例中，可复写式非易失性存储器储存 装置10为电子装置所使用的嵌入式储存装置，例如，嵌入式多媒体卡60。具体而言，嵌入式多媒体卡60包括多个输入/输出(I/O)接脚，且此些输入/输出接脚通常配置于嵌入式多媒体卡60的背面，主要的输入/输出接脚包括：命令接脚CMD、时脉接脚CLK、第一数据接脚DAT0～第八数据接脚DAT7，以及重置接脚RST_n。命令接脚CMD主要用来传输符合多媒体卡协议的指令，时脉接脚CLK用以提供传输时脉信号，数据接脚DAT0～DAT7用来传输数据信号，而重置接脚RST_n用以接收重置信号，例如，在存储器控制电路单元404通过重置接脚RST_n从主机系统11接收到重置信号后，其会自行进行硬件重置操作以重置嵌入式多媒体卡60并且重新获得供电而被重新启动。此外，存储器控制电路单元404是利用多媒体卡协议通过上述嵌入式多媒体卡60的输入/输出接脚与外部装置通信，例如，通过命令接脚CMD传送对应的指令可实现嵌入式多媒体卡的数据传输与设定等操作。请参照图7，在本范例实施例中，嵌入式多媒体卡60包括上述重置接脚700、脉冲样式检测电路710以及重置信号检测电路720。脉冲样式检测电路710耦接至重置接脚700，且用以判断重置接脚700所接收的脉冲信号的串行的脉冲样式是否符合一个预定串行的脉冲样式(也称为第一预定串行的脉冲样式)。倘若所接收的第一串行的脉冲样式符合第一预定串行的脉冲样式时，存储器控制电路单元404会禁能通过重置接脚700对嵌入式多媒体卡60的重置功能。而重置信号检测电路720用以判断重置接脚700所接收的脉冲信号是否为重置信号，以决定是否对嵌入式多媒体卡60进行硬体重置操作。为了更清楚地描述本发明的控制电路及其脉冲样式检测电路的运作，以下将参照图8、图9A～图9B与图10以一范例来进行说明。图8是根据本发明的一范例实施例所示出的主机系统与存储器控制电路单元的运作的范例示意图。请先参照图8，嵌入式多媒体卡60可焊接于各式电子装置中，例如，移动通信装置、平板电脑、数码相机、摄影机、音频播放器或视频播放器等装置，并且耦接至所焊接的电子装置的主机系统61(也称为第一主机系统61)。具体而言，在对焊有嵌入式多媒体卡60的电子产品进行除错时，为了避免除错过程中对焊接于电子装置上的嵌入式多媒体卡60进行多次高温解焊与重焊，在本发明范例实施例中，通过将嵌入式多媒体卡60的重置接脚700耦接 至另一主机系统62(也称为第二主机系统62)，由此可在不解焊嵌入式多媒体卡60的情况下利用第二主机系统62对嵌入式多媒体卡60进行除错分析。本发明并不加以限制第二主机系统62的类型，例如，第二主机系统62可以是控制电路板、笔记本电脑、台式电脑、个人数字助理或移动装置等可用以对嵌入式多媒体卡60进行除错分析的装置。在本范例实施例中，在重置接脚700从第二主机系统62接收到脉冲信号(也称为第一脉冲信号)时，脉冲样式检测电路710会进一步判断此第一脉冲信号的脉冲样式(也称为第一串行的脉冲样式)是否符合第一预定串行的脉冲样式。并且在脉冲样式检测电路710判断第一脉冲信号的第一串行的脉冲样式符合第一预定串行的脉冲样式后，存储器控制电路单元404会禁能通过重置接脚700对嵌入式多媒体卡60的重置功能。由于重置功能是通过重置信号检测电路720检测到由重置接脚700从第一主机系统61所接收的重置信号(也称为第二脉冲信号)所触发的，例如，重置信号检测电路720检测到第二脉冲信号时，会根据此第二脉冲信号触发存储器控制电路单元404执行重置操作，因此，在存储器控制电路单元404禁能通过重置接脚700对嵌入式多媒体卡60的重置功能的过程中，存储器控制电路单元404会暂时禁能重置信号检测电路720。例如，脉冲样式检测电路710是在重置接脚700从第二主机系统62接到一脉冲信号后先暂时禁能重置信号检测电路720的运作，再判断所接收的脉冲信号的脉冲样式是否符合第一预定串行的脉冲样式。接着，在脉冲样式检测电路710判断第一串行的脉冲样式符合第一预定串行的脉冲样式，且存储器控制电路单元404禁能通过重置接脚700对嵌入式多媒体卡60的重置功能之后，嵌入式多媒体卡60会进入除错模式。特别是，在本范例实施例中，用以指示嵌入式多媒体卡60进入除错模式的第一脉冲信号是由第二主机系统62发送至重置接脚700，因此，存储器控制电路单元404会进一步致能由第二主机系统62通过重置接脚700对嵌入式多媒体卡60的存取操作，以使得第二主机系统62与嵌入式多媒体卡60之间可进行数据双向传输，由此使用者可通过第二主机系统62对嵌入式多媒体卡60进行除错分析。图9A是根据本发明的一范例实施例所示出的重置信号的示意图。图9B是根据本发明的一范例实施例所示出的具有预定串行的脉冲样式的脉冲信号 的示意图。在本范例实施例中，嵌入式多媒体卡60的硬体重置机制是通过第一主机系统61输出第二脉冲信号至嵌入式多媒体卡60的重置接脚700所触发的。具体而言，一个脉冲是由一个下降边缘与一个上升边缘及其之间的脉冲宽度所组成，如图9A所示，第二脉冲信号900a的串行的脉冲样式包括至少一个脉冲910(也称为第二脉冲910)，且第二脉冲910包括一个下降边缘902与一个上升边缘904。举例来说，在一范例实施例中，上述嵌入式多媒体卡60的硬件重置机制是通过第一主机系统61输出具有低脉冲(lowpulse)持续1微秒(1μs)以上的第二脉冲信号900a至嵌入式多媒体卡60的重置接脚700。据此，第二脉冲信号900a的上升边缘会触发重置接脚700以使得存储器控制电路单元404对嵌入式多媒体卡60进行硬件重置操作，换言之，第二脉冲信号900a即为具有低脉冲之脉冲宽度d0大于或等于1微秒的脉冲信号。然而，本发明并不加以限制对应重置信号的脉冲信号的脉冲样式，例如，在另一范例实施例中，第二脉冲信号900a也可以是具有高脉冲(highpulse)的脉冲宽度大于或等于1微秒的脉冲信号，且第二脉冲信号900a的下降边缘会触发重置接脚700以使得存储器控制电路单元404进行硬件重置操作。请参照图9B，图9B示出为具有第一预定串行的脉冲样式的脉冲信号900b，由于用以触发存储器控制电路单元404进行硬件重置操作的第二脉冲信号900a是通过重置接脚700所接收的，且用以触发存储器控制电路单元404控制嵌入式多媒体卡60进入除错模式的第一脉冲信号也是通过重置接脚700所接收的。因此，在本范例实施例中，通过将多个脉冲(也称为多个第一脉冲920)的每一脉冲宽度d1-1～d1-7皆设为小于用以触发硬件重置操作的第二脉冲信号900a的脉冲宽度d0以组成所述第一预定串行的脉冲样式，例如，每一脉冲宽度d1-1～d1-7会小于0.5微秒(0.5μs)，由此可在第一脉冲信号的第一串行的脉冲样式符合此第一预定串行的脉冲样式时，避免重置信号检测电路720从重置接脚700检测到与重置信号的脉冲宽度相同的脉冲信号而触发硬件重置操作。然而，本发明并不限于此，例如，在上述的另一范例实施例中，脉冲样式检测电路710是在重置接脚700从第二主机系统62接到一脉冲信号后先暂时禁能重置信号检测电路720的运作，再判断所接收的脉冲信号的脉冲样式是否符合第一预定串行的脉冲样式，据此，还可避免重置信号检测电 路720从第一主机系统60接收到重置信号。此外，脉冲信号900b仅为一个范例脉冲信号，而非用以限制本发明。图10是根据本发明的一范例实施例所示出的重置接脚与主机系统之间的连接路径的示意图。请参照图10，特别是，在利用第二主机系统62对嵌入式多媒体卡60进行存取操作时，为了避免受到由重置接脚700所接收的来自第一主机系统61的输出信号的干扰，在本范例实施例中，存储器控制电路单元404会禁能重置信号检测电路720的运作，且仅使得重置接脚700与第二主机系统62之间的连接路径维持导通的状态。如图10所示，第一主机系统61与重置接脚700之间连接路径会被中断，且第二主机系统62与重置接脚700之间的连接路径仍维持导通状态。图11是根据本发明的另一范例实施例所示出的存储器控制电路单元运作的范例示意图。图12是根据本发明的一范例实施例所示出的传输电路。请参照图11与图12，在本发明另一范例实施例中，存储器控制电路单元404还包括耦接至重置接脚700的传输电路730。传输电路730包括开关1200、接收端1202与发送端1204，且开关1200耦接至重置接脚700、接收端1202与发送端1204，其中开关1200是受控于一选择信号1206而导通重置接脚700与接收端1202之间的路径或重置接脚700与发送端1204之间的路径。值得注意的是，本发明并不加以限制选择信号1206的来源，例如，选择信号1206可以是由存储器控制电路单元404所产生。类似地，脉冲样式检测电路710用以判断所接收的第一脉冲信号的第一串行的脉冲样式是否符合第一预定串行的脉冲样式。例如，在第一串行的脉冲样式符合第一预定串行的脉冲样式时，存储器控制电路单元404会开启传输电路730的功能。特别是，开关1200会受控于选择信号1206以使得重置接脚700与传输电路730的接收端1202处于导通状态，据此，接收端1202可从第二主机系统62接收存取指令(也称为第一指令)，由此可致能由第二主机系统62通过重置接脚700对嵌入式多媒体卡60的存取操作。并且，在接收端1202接收来自第二主机系统62的第一指令后，开关1200会根据选择信号1206而将重置接脚700分别与接收端1202及发送端1204之间的路径导通关系由重置接脚700与接收端1202之间的导通路径切换为重置接脚700与发送端1204之间的导通路径， 如此一来，可通过发送端1204传送对应第一指令的回应信息至第二主机系统62。此外，在发送端1204传送对应第一指令的回应信息至第二主机系统62之后，开关1200会根据选择信号1206再次将重置接脚700与接收端1202之间的路径导通，且关闭重置接脚700与发送端1204之间的导通路径。换言之，在除错模式中的大部分情况下，重置接脚700与接收端1202会处于导通状态以持续地接收来自第二主机系统62的指令与数据，并且仅在传输电路730欲传送对应来自第二主机系统62的指令与数据的回应信息至第二主机系统62时，才通过开关1200将重置接脚700与发送端1204之间的路径导通。而在发送端1204传送对应来自第二主机系统62的指令与数据的回应信息至第二主机系统62之后，重置接脚700与接收端1202之间的路径会随即地由开关1200导通以继续地接收来自第二主机系统62的指令与数据。据此，可达到第二主机系统62经由重置接脚700与嵌入式多媒体卡60之间的双向数据传输，以进行对嵌入式多媒体卡60的除错分析、参数设定或固件码更新等操作。特别是，在本范例实施例中，是通过嵌入式储存装置既有的重置接脚700进行外部主机系统与嵌入式储存装置之间的数据传输，如此一来，可不需为特定的电子装置预留用以进行除错的特定接脚。图13是根据本发明的另一范例实施例所示出的存储器控制电路单元运作的范例示意图。图14是根据本发明的一范例实施例所示出的具高准位电压的通用输入输出电路所输出的脉冲信号的示意图。请参照图13与图14，在本发明另一范例实施例中，存储器控制电路单元404还包括耦接至重置接脚700的通用输入输出电路740。并且，嵌入式多媒体卡60还包括通用输入输出接脚742，通用输入输出接脚742耦接存储器控制电路单元404与通用输入输出电路740。存储器控制电路单元404通过通用输入输出电路740输出脉冲信号(也称为第三脉冲信号)至连接至重置接脚700的信号示波器1300，以使得信号示波器1300可根据第三脉冲信号获取嵌入式多媒体卡60在特定时间点的运作信号。举例而言，由于在除错模式中，重置接脚700与传输电路730的接收端1202会处于导通状态以持续地接收来自第二主机系统62的指令与数据，因此，当第二主机系统62欲更新固件码至嵌入式多媒体卡60以通过信号示波器1300获取预期嵌入式多媒体卡60会发生异常的时间点所对应的信号波形时，传输电路730的接收端1202 会从第二主机系统62接收固件码，例如，此固件码会包括除错指令(也称为第二指令)，且第二指令用以指示在上述预期会发生异常的时间点将通用输入输出电路740的电压准位设为高准位电压。接着，重置接脚700分别与传输电路730的接收端1202及传输电路730的发送端1204之间的路径导通关系会由重置接脚700与传输电路730的接收端1202之间的导通路径切换为重置接脚700与传输电路730的发送端1204之间的导通路径。据此，在存储器控制电路单元404完成嵌入式多媒体卡60的固件码更新操作后，可通过发送端1204传送用以回应固件码更新结果的对应第二指令的除错信息给第二主机系统62。此时，存储器控制电路单元404会开启通用输入输出电路740的功能。特别是，在存储器控制电路单元404开启通用输入输出电路74的功能后，存储器控制电路单元404会根据第二指令在特定时间点(例如，预期会发生异常的时间点)将通用输入输出电路740的电压准位设为高准位电压。接着，存储器控制电路单元404会通过通用输入输出电路740将对应高准位电压的第三脉冲信号传送至连接至重置接脚700的信号示波器1300，如图14所示，存储器控制电路单元404是将具有高脉冲持续一段时间(例如，10微秒)的第三脉冲信号1400从通用输入输出电路740传送至连接至重置接脚700的信号示波器1300，换言之，信号示波器1300是根据所检测到的具有高准位电压的脉冲1402而获取嵌入式多媒体卡60的运作信号，且信号示波器1300检测到具有高准位电压的脉冲1402并获取嵌入式多媒体卡60内运作的信号的同时，即是预期嵌入式多媒体卡60会发生异常的时间点。值得注意的是，在存储器控制电路单元404通过通用输入输出电路740将对应高准位电压的第三脉冲信号传送至连接至重置接脚700的信号示波器1300后，存储器控制电路单元404会将目前执行的功能从通用输出输入电路740的功能切换回传输电路730的功能，并且重置接脚700与接收端1202之间的路径会随即地由存储器控制电路单元404通过开关1200导通以继续地接收来自第二主机系统62的指令与数据。在本范例实施例中，在嵌入式多媒体卡60的除错模式中，重置接脚700与传输电路730的接收端1202会处于导通状态以持续地接收来自第二主机系统62的指令与数据，据此，当欲禁能除错模式以停止由第二主机系统62通 过重置接脚700对嵌入式多媒体卡60的存取操作时，可通过第二主机系统62经由重置接脚700发送用以禁能除错模式的指令(也称为第三指令)至传输电路730的接收端1202以禁能除错模式。具体而言，在传输电路730的接收端1202通过重置接脚700从第二主机系统62接收用以禁能除错模式的第三指令后，存储器控制电路单元404会根据第三指令禁能由第二主机系统62通过重置接脚700对嵌入式多媒体卡60的存取操作。例如，存储器控制电路单元404会将目前执行的功能从传输电路730的功能切换回脉冲样式检测电路710与重置信号检测电路720的功能。然而，本发明并不限于此，例如，在另一范例实施例中，除错模式也可通过脉冲样式检测电路710检测到用以禁能除错模式的脉冲信号(也称为第四脉冲信号)而被关闭。具体而言，脉冲样式检测电路710会判断此第四脉冲信号的串行的脉冲样式(也称为第三串行的脉冲样式)是否符合一个预定串行的脉冲样式(也称为第二预定串行的脉冲样式)，并且此第二预定串行的脉冲样式不同于上述第一预定串行的脉冲样式。类似地，当第三串行的脉冲样式符合第二预定串行的脉冲样式时，存储器控制电路单元404会禁能由第二主机系统62通过重置接脚700对嵌入式多媒体卡60的存取操作。值得一提的是，在本发明范例实施例中，上述在脉冲样式检测电路710判断第一脉冲信号的第一串行的脉冲样式符合第一预定串行的脉冲样式之后，存储器控制电路单元404会更进一步地将对应除错模式的数据写入可复写式非易失性存储器模块406的特定实体抹除单元中。因此，当第一主机系统61断电或重新开机导致嵌入式多媒体卡60被重新启动时，存储器控制电路单元404会读取此特定实体抹除单元的数据并判断此特定实体抹除单元是否储存有对应除错模式的数据。在特定实体抹除单元储存有对应除错模式的数据时，存储器控制电路单元404会致能由第二主机系统62通过重置接脚700对嵌入式多媒体卡60的存取操作以使得嵌入式多媒体卡60进入除错模式，直到存储器控制电路单元404从第二主机系统62接收到用以禁能除错模式的第三指令或第四脉冲信号才会使嵌入式多媒体卡60退出除错模式，并抹除特定实体抹除单元中所储存的对应除错模式的数据。反之，在嵌入式多媒体卡60被重新启动且在特定实体抹除单元未储存有对应除错模式的数据时，嵌入式多媒体卡60不会进入除错模式，直到收到符合第一预定串行的脉冲样 式的第一串行的脉冲样式为止。然而，本发明并不限于此。例如，在另一范例实施例中，存储器控制电路单元404不会将对应除错模式的数据写入可复写式非易失性存储器模块406的特定实体抹除单元中，因此，当第一主机系统61断电或重新开机导致嵌入式多媒体卡60被重新启动时，存储器控制电路单元404是根据每次接收的符合第一预定串行的脉冲样式的脉冲信号控制嵌入式多媒体卡60进入除错模式，以及根据所接收的用以禁能除错模式的指令或第四脉冲信号来控制嵌入式多媒体卡60退出除错模式。图15是根据本发明的一范例实施例所示出的数据传输方法的流程图。请参照图15，在步骤S1501中，由存储器储存装置60的重置接脚从第二主机系统62接收第一脉冲信号。在步骤S1503中，由存储器控制电路单元404的脉冲样式检测电路710判断第一脉冲信号的第一串行的脉冲样式是否符合第一预定串行的脉冲样式。在步骤S1505中，倘若第一串行的脉冲样式符合第一预定串行的脉冲样式时，由存储器控制电路单元404禁能存储器储存装置10的重置功能。然而，图15中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图15中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图15的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。综上所述，本发明范例实施例的存储器控制电路单元、存储器储存装置与数据传输方法是通过具有预定串行的脉冲样式的脉冲信号来禁能嵌入式储存装置的重置功能，且致能通过重置接脚对嵌入式储存装置的存取操作，由此可在单一的重置接脚上实现信息双向沟通。如此一来，可在不解焊所述嵌入式储存装置的情况下，还原嵌入式储存装置焊接于电子装置上的原始状态，以正确地判定并解决造成配置有嵌入式储存装置的电子装置发生异常现象的问题。此外，本发明范例实施例的存储器控制电路单元、存储器储存装置与数据传输方法还通过所述重置接脚传送更新的固件码以使得示波器可在特定时间点获取嵌入式储存装置的运作信号。据此，能够提升配置有嵌入式储存装置的电子装置的除错效率。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通 技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页1 2 3 当前第1页1 2 3