开关电路和半导体存储装置制造方法

开关电路和半导体存储装置制造方法
【专利摘要】本发明涉及开关电路和半导体存储装置。开关电路包括：在半导体衬底中形成的第一阱和第二阱；第一晶体管，第一晶体管在其一端与第一节点相连接，并且该第一晶体管形成在所述第一阱中；第二晶体管，第二晶体管在其一端与所述第一节点的另一端相连接，第二晶体管在其另一端与第二节点相连接，并且该第二晶体管形成在所述第二阱中；以及电位控制电路，其在所述第二节点的电位低于所述第一节点的电位的状态下在包括所述第一晶体管和所述第二晶体管从关断转变到接通的时间段的预定时间段期间，将所述第二阱与所述第一节点相连接，并且在所述预定时间段之后将所述第二阱与所述第二节点相连接。
【专利说明】开关电路和半导体存储装置

【技术领域】
[0001]本公开大体涉及开关电路和半导体存储装置。

【背景技术】
[0002]以往的开关装置包括分别与多个电压源相连接的多个输入端子和与被供电的装置相连接的输出端子，并且选择性地切换所述多个电压源和所述被供电的装置之间的连接。
[0003]在这种开关装置中，连接所述多个电压源之一与所述被供电装置的每个切换路径包括第一和第二增强型P沟道MOS晶体管。该开关装置将第一增强型P沟道MOS晶体管的漏极电极与第二增强型P沟道MOS晶体管的源极电极相连接。
[0004]此外，该开关装置将第一增强型P沟道MOS晶体管的栅极电极与输出端子相连接，并且将第二增强型P沟道MOS晶体管的栅极电极与输入端子相连接(例如，参见专利文献I)。
[0005][相关技术文献]
[0006][专利文献]
[0007]专利文献1:日本特开2008-067369号公报
[0008]另外，该传统开关装置具有产生闭锁(Iatchup)的风险，因为在选择性切换电压源与被供电的装置之间的连接期间，当第一和第二增强型P沟道MOS晶体管变为接通时，在低电位端子处连接的晶体管中产生正向偏压。


【发明内容】

[0009]因此，本发明的目的是提供一种抑制这种闭锁的开关电路和半导体存储装置。
[0010]根据本发明的至少一个实施例，一种开关电路包括:在半导体衬底中形成的第一阱和第二阱；第一晶体管，第一晶体管在其一端与第一节点相连接，并且该第一晶体管形成在所述第一阱中；第二晶体管，第二晶体管在其一端与所述第一节点的另一端相连接，第二晶体管在其另一端与第二节点相连接，并且该第二晶体管形成在所述第二阱中；以及电位控制电路，其在所述第二节点的电位低于所述第一节点的电位的状态下在包括所述第一晶体管和所述第二晶体管从关断转变到接通的时间段的预定时间段期间，将所述第二阱与所述第一节点相连接，并且在所述预定时间段之后将所述第二阱与所述第二节点相连接。
[0011]根据本发明的至少一个实施例，可以提供一种抑制闭锁的开关电路和半导体存储
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【专利附图】

【附图说明】
[0012]图1是示出传统开关电路I的示意图；
[0013]图2Α-2Β是示出开关电路I中晶体管SWl和SW2的操作的示意图；
[0014]图3Α-3Β是示出开关电路I中晶体管SWl和SW2的操作的示意图；
[0015]图4是示出根据第一实施例的包括开关电路100的闪存800的配置的示意图；
[0016]图5是示出根据第一实施例的开关电路100的示意图；
[0017]图6是示出根据第一实施例的开关电路100中的产生电路120的操作和节点BAK02的电位变化的示意图；
[0018]图7A-7B是示出根据第一实施例的开关电路100的操作的示意图；
[0019]图8A-8B是示出根据第一实施例的开关电路100的操作的示意图；
[0020]图9是示出根据第一实施例的变形例的产生电路120A的示意图；
[0021]图10是示出根据第二实施例的开关电路200的示意图；
[0022]图11是示出开关电路200的操作的示意图；
[0023]图12是示出根据第三实施例的开关电路300的示意图；
[0024]图13是示出根据第四实施例的开关电路400的示意图；
[0025]图14是示出根据第四实施例的开关电路400的操作的示意图；以及
[0026]图15是示出根据第五实施例的开关电路500的示意图。

【具体实施方式】
[0027]下面将参照附图描述本发明的实施例。根据本发明的至少一个实施例，可以提供一种抑制闭锁的开关电路和半导体存储装置。在描述根据本发明的实施例的开关电路和半导体存储装置之前，首先将使用图1至图3来描述传统开关电路I及其操作。
[0028]图1是示出传统开关电路I的示意图。
[0029]开关电路I包括晶体管SW1-SW2和水平位移器(level shifter) 10-20。
[0030]晶体管SW1-SW2是作为开关元件使用的P型MOSFET(金属氧化物半导体场效应晶体管)。晶体管SW1-SW2依次连接在节点A和节点B之间。
[0031]晶体管SWl的源极与节点A相连接，漏极与晶体管SW2的源极相连接，并且栅极与水平位移器10的输出端子1C相连接。在此，将晶体管SWl的栅极与水平位移器10的输出端子1C相连接的电位点称为“节点N01”。在此，晶体管SWI的源极和阱相互连接。
[0032]晶体管SW2的源极与晶体管SWl的漏极相连接，漏极与节点B相连接，栅极与水平位移器20的输出端子20C相连接。在此，将晶体管SW2的栅极与水平位移器20的输出端子20C相连接的电位点称为“节点N02”。在此，晶体管SW2的漏极与阱相互连接。
[0033]此外，在此，将晶体管SWl的漏极与晶体管SW2的源极相连接的电位点称为“节点N02”。
[0034]在此，开关电路I可以例如用在诸如闪存的半导体存储装置中。在此情况下，假定节点A是从半导体存储装置的外部提供电功率的电位点，并且节点B是该半导体存储装置中的电位点。
[0035]水平位移器10是COMS差分输出水平位移器。水平位移器10具有接收控制信号A作为输入的输入端子10A、与节点A相连接的电压输入端子1B以及一对输出端子10C，其中的一个端子，或者正端子，经由节点NOl与晶体管SWl的栅极相连接。
[0036]水平位移器10是基于控制信号A设定从输出端子1C输出的电压值的电路。如果控制信号A的水平是L (低)水平，则水平位移器10从输出端子1C的正端子向节点NOl输出与输入到电压输入端子1B的电压相等的电压，而如果控制信号A的水平是H (高)水平，则从输出端子1C的正端子向节点NOl输出地水平(OV)的电压。
[0037]在此，该对输出端子1C中的负端子向节点NOlB输出以下电压，该电压的相位与正端子输出的电压的相位相反。然而，在此不使用负端子。因此，水平位移器10可以是单端类型。此外，水平位移器10可以是以基本相同方式工作的水平转变器。
[0038]水平位移器20是COMS差分输出水平位移器。水平位移器20具有接收控制信号A作为输入的输入端子20A、与节点B相连接的电压输入端子20B以及一对输出端子20C，其中的一个端子，或者正端子，经由节点N02与晶体管SW2的栅极相连接。
[0039]水平位移器20是基于控制信号A设定从输出端子20C输出的电压值的电路。如果控制信号A的水平是L (低)水平，则水平位移器20从输出端子20C的正端子向节点NOl输出与输入到电压输入端子20B的电压相等的电压，而如果控制信号A的水平是H (高)水平，则从输出端子20C的正端子向节点NOl输出地水平(OV)的电压。
[0040]在此，该对输出端子20C中的负端子向节点N02B输出以下电压，该电压的相位与正端子输出的电压的相位相反。然而，在此不使用负端子。因此，水平位移器20可以是单端类型。此外，水平位移器20可以是以基本相同的方式工作的水平转变器。
[0041]开关电路I通过基于控制信号A控制水平位移器10-20的输出电压，使晶体管SW1-SW2接通和关断，以将节点A的电压提供至节点B。
[0042]在此，对于节点A和B的电位，如果在开关电路I中晶体管SW1-SW2 二者被设定为接通，则节点A的电位处于比节点B的电位高的状态。此外，如果在开关电路I中晶体管SW1-SW2 二者被设定为关断，则节点A和B的电位取任意值。
[0043]在此，在下文中可能存在如下情况:如果晶体管SW1-SW2 二者接通，则开关电路I被称为处于接通状态，而如果晶体管SW1-SW2 二者关断，则开关电路I被称为处于关断状态。
[0044]接下来，使用图2A-2B和图3A-3B描述开关电路I的操作。
[0045]图2A-2B和图3A-3B是示出开关电路I中晶体管SWl和SW2的操作的示意图。图2A-2B示出当开关电路I关断时的操作，图3A-3B示出开关电路I接通时的操作。此外，图2A和图3A示出开关电路I中晶体管SW1-SW2的截面，图2B和图3B分别示出代表开关电路I的操作的时序图。
[0046]首先，如图2A中所示，晶体管SW1-SW2分别形成在形成于P型衬底(Psub)50中的N阱51-52中。晶体管SWl包括源极53、漏极54和栅极55。晶体管SWl包括源极56、漏极57和栅极58。
[0047]源极53和漏极54是形成在N阱51中的p型区域，栅极55经由栅极绝缘膜位于源极53和漏极54上方。
[0048]源极56和漏极57是形成在N阱52中的p型区域，栅极58经由栅极绝缘膜位于源极56和漏极57上方。
[0049]图1中所示的节点A与N阱51和源极53相连接，节点NOO与漏极54和源极56相连接，节点NOl与栅极55相连接。
[0050]此外，节点B与N阱52和漏极57相连接，节点N02与栅极58相连接。
[0051]如图2B中所示，如果控制信号A处于L水平(0V)，则水平位移器10_20的输出(见图1)变为H水平，因此晶体管SW1-SW2变为关断。
[0052]因此，如图2B中所示，如果节点A的电位改变为取0V、5V和10V，则栅极55的电压类似地改变，并且节点NOl的电位也改变为取0V、5V和10V。
[0053]此外，此刻，作为例子，节点B稳定地处于5V，栅极55的电压也是如此，因此节点N02的电位也处于5V。在此，节点B的电位可任意地改变，节点N02的电位跟随节点B的电位。
[0054]结果，节点NOO的电位变得不明确(H1-Z)。这是因为晶体管SW1-SW2保持在关断状态而与节点A和B的值无关。
[0055]接下来，将描述晶体管SW1-SW2接通的情况。使晶体管SW1-SW2接通对应于例如在闪存中在READ (读取)状态下执行写(PGM)操作。因此，如图3B中所示，节点A和B分别取1V和5V电位。
[0056]如图3B中所示，如果控制信号A切换到H水平，则水平位移器10_20的输出电压变为L水平，并且节点N01-N02的电位变为OV。此刻，节点NOl从1V下降到0V，节点N02从5V下降到0V。这使晶体管SW1-SW2变为接通。
[0057]此刻，随着节点A和节点B之间的晶体管SW1-SW2的主路径(源极和漏极之间的路径)处于接通状态，电压从节点A提供给节点B，并且节点B的电位从5V升高到1V。
[0058]在此，比较节点NOO与节点B，节点B被加载由漏极57、N阱52、p型衬底50等引起的比较大的寄生电容，而节点NOO通过晶体管SW2与这种寄生电容分离。因此，节点NOO具有比节点B小的负荷。
[0059]因此，如图3B中所示，如果节点N01-N02的电位变为0V，这使晶体管SW1-SW2 二者接通，则节点NOO的电位比节点B的电位升高得更快。换句话说，此刻，节点B的电位的升闻落后于节点NOO的升闻。
[0060]如果节点B的电位的升高以这种方式落后于节点NOO的升高，则当晶体管SW1-SW2变为接通时，晶体管SW1-SW2当中具有较低电位的晶体管SW2的源极56 (p区域)和N阱52之间被施加正向偏压。
[0061]作为被施加的正向偏压的结果，由源极56、N阱52和P型衬底50的PNP结形成的寄生双极晶体管变为接通，并且电流从源极56经由N阱52流到P型衬底50。
[0062]如果电流以这种方式流到P型衬底50，则P型衬底50的电位升高，这使由N阱51、P型衬底50和N阱52的NPN结形成的寄生双极晶体管接通，并且电流从N阱52经由p型衬底50流到N阱51。
[0063]因此，存在产生使开关电路I不可控制的闭锁的风险。
[0064]为了抑制闭锁，可以考虑在晶体管SW2周围安装保护环的方案。通过在晶体管SW2的N阱52周围形成环形(在平面图中)绝缘层来提供该保护环。
[0065]然而，由于该保护环位于晶体管SW2周围，所以需要较大的面积来形成开关电路1，这不适合于使开关电路I小型化。
[0066]此外，为了抑制节点B的电位的升高落后于节点NOO的升高，人们可以考虑向开关电路I提供电源电路，如充电泵等，用于补偿在晶体管SW2的源极56和N阱52之间流过的电流。
[0067]然而，为了增加这种电源电路，需要更大的面积来形成开关电路1，这不适合于使开关电路I小型化，并且如果该电源电路提供的电流量需要增加，则这趋向于更加显著。
[0068]因此，如果晶体管SW1-SW2变为接通，以从节点A向低电位的节点B提供电压，则在图1中所示的开关电路中在低电位的晶体管SW2及其周围产生闭锁。
[0069]此外，增加保护环或者电源电路以抑制闭锁是不适合于使该电路变小的，因为需要较大的面积来形成开关电路I。
[0070]下面描述根据本发明的实施例的抑制闭锁并且适合于小型化的开关电路和半导体存储装置。
[0071]〈第一实施例〉
[0072]图4是示出根据第一实施例的包括开关电路100的闪存800的配置的示意图。
[0073]闪存800包括单元阵列(Ce 11 Array ) 801、X解码器(Χ-dec ) 802、Y-解码器(Y-dec)803、外部电压施加端子804、正读电压产生电路(用于X解码器)805、正写电压产生电路(用于X解码器)806、正写电压产生电路(用于Y解码器)807以及控制电路808。
[0074]闪存800 还包括开关电路 100A、100B、100C、100D 和 100E。
[0075]单元阵列801是存储区，其中闪存800的存储元件以矩阵形式(阵列形式)排列。
[0076]X解码器802是用于选择字线以选择单元阵列801中的行的解码器。
[0077]Y解码器803是用于选择位线以选择单元阵列801中的列的解码器。
[0078]外部电压施加端子804是用于从闪存800外侧的电源施加电压的端子。外部电压施加端子804经由导线811-812与Y解码器803相连接。开关电路100A-100B分别插入于导线 811-812。
[0079]正读电压产生电路805经由导线813与X解码器802相连接。开关电路100D插入于导线813。如果从控制电路808输入读(READ)信号，则正读电压产生电路805输出选择用于读操作的字线的信号(V0L_WL_READ)。
[0080]正写电压产生电路806经由导线814与导线811在开关电路100A和Y解码器803之间一点相连接。此外，与正写电压产生电路806相连接的导线815具有导线815A和导线815B两个分支。
[0081]导线815A与导线811在开关电路100A和Y解码器803之间的一点处相连接。导线815B与X解码器802相连接。导线815A插入有开关电路100C。导线815B插入有开关电路100E。
[0082]如果从控制电路808输入写(PGM)信号，则正写电压产生电路806向导线814输出具有预定电压值的信号，并且向导线815输出选择用于写操作的字线的信号(V0L_WL_WRITE)。
[0083]所述具有预定电压值的信号被用于补偿从外部电压施加端子804输入的电压，与从外部电压施加端子804输入的电压叠加，并且作为信号(V0L_C0LDEC0DE_WRITE)输入到Y解码器803中。
[0084]正写电压产生电路807经由导线816与导线812在开关电路100B和Y解码器803之间的一点相连接。
[0085]如果从控制电路808输入外部施加信号、读(READ)信号和写(PGM)信号，则正写电压产生电路807向导线816输出具有预定电压值的信号。
[0086]所述具有预定电压值的信号被用于补偿从外部电压施加端子804输入的电压，与从外部电压施加端子804输入的电压叠加，并且作为信号(V0L_BL_WRITE)输入到Y解码器803 中。
[0087]控制电路808是用于基于写命令来控制闪存800的操作(写(PGM (ProGraM))，读(READ，外部施加))的电路。例如，可以将定序器(sequencer)用于控制电路808。此外，开关电路100A-100E与传统开关电路I (见图1)类似地包括连接在节点A和节点B之间的晶体管SW1-SW2，由控制信号A对其执行驱动控制。
[0088]在此，节点A是第一节点的例子，节点B是第二节点的例子。此外，控制信号A是第一控制信号的例子。
[0089]稍后将描述开关电路100A-100E的电路配置。在此将描述闪存800中节点A和节点B之间的连接关系以及用于执行驱动控制的信号输入。
[0090]对于开关电路100A，图4中左侧与外部电压施加端子804相连接的端子是节点A，图4中右侧与Y解码器803相连接的端子是节点B。此外，通过从控制电路808输入的外部施加信号对开关电路100A执行驱动控制。
[0091]对于开关电路100B，图4中左侧与外部电压施加端子804相连接的端子是节点A，图4中右侧与Y解码器803相连接的端子是节点B。此外，通过从控制电路808输入的外部施加信号对开关电路100B执行驱动控制。
[0092]对于开关电路100C，图4中上侧与开关电路100A相连接的端子是节点A，图4中下侧与正写电压产生电路806相连接的端子是节点B。此外，通过从控制电路808输入的外部施加信号对开关电路100C执行驱动控制。
[0093]对于开关电路100D，图4中上侧与正读电压产生电路805相连接的端子是节点A，图4中下侧与X解码器802相连接的端子是节点B。此外，通过从控制电路808输入的外部施加信号对开关电路100D执行驱动控制。
[0094]对于开关电路100E，图4中上侧与正写电压产生电路806相连接的端子是节点A，图4中下侧与X解码器802相连接的端子是节点B。此外，通过从控制电路808输入的外部施加信号对开关电路100E执行驱动控制。
[0095]包括如上配置的开关电路100A-100E的闪存800对开关电路100A-100E执行驱动控制，并且根据第一实施例访问单元阵列801以读或写数据。
[0096]闪存800是利用半导体制造技术作为LSI (大规模集成电路)实现的半导体存储装置的例子。
[0097]接下来将使用根据第一实施例的图5来描述开关电路100A-100E的配置。开关电路100A-100E具有相同的配置。因此，下文中如果不需要区分的话，则将开关电路100A-100E简称为开关电路100。
[0098]此外，在以下描述中，与传统开关电路I (见图1)中相同的附图标记基本上被分配给相同的元件，并且省略对它们的描述。
[0099]图5是示出根据第一实施例的开关电路100的示意图。
[0100]除了晶体管SW1-SW2和水平位移器10-20以外，开关电路100还包括电位控制电路110。晶体管SW1-SW2分别是第一晶体管和第二晶体管的例子。此外，水平位移器10-20分别是第一电压转变电路和第二电压转变电路的例子。
[0101]电位控制电路110包括晶体管SW3、Sff4, SW5和SW6、水平位移器30-40和产生电路120。晶体管SW3、Sff4, SW5和SW6分别是第三、第四、第五和第六晶体管的例子。此外，水平位移器30-40分别是第三电压转变电路和第四电压转变电路的例子。
[0102]在图5中，为了容易看清连接，省略了连接水平位移器30-40的输出端子30C-40C与晶体管 SW3、SW4、SW5 和 SW6 的导线，并且通过用 N03、N03B、N04、N04B、N05、N05B、N06 和N06B表示节点来示出连接。
[0103]晶体管SW3、SW4、SW5和SW6以该顺序连接在节点A和节点B之间。
[0104]晶体管SW3、SW4、SW5和SW6与晶体管SW1-SW2 —样都是P型M0SFET，并且被用作开关元件。
[0105]晶体管SW3的源极与节点A相连接，漏极与晶体管SW4的源极相连接，栅极与水平位移器30的输出端子30C相连接。在此，将晶体管SW3的栅极和水平位移器30的输出端子30C相连接的电位点称为“节点N03”。在此，晶体管SW3的源极与阱相互连接。
[0106]晶体管SW4的源极与晶体管SW3的漏极相连接，漏极与晶体管SW5的源极和晶体管SW2的阱相连接，栅极与水平位移器40的输出端子40C相连接。
[0107]在此，将连接晶体管SW4的栅极和水平位移器40的输出端子40C的电位点称为“节点N04”。晶体管SW4的漏极和阱相互连接。
[0108]此外，将连接晶体管SW3的漏极和晶体管SW4的源极的电位点称为“节点N05”。
[0109]此外，将连接晶体管SW4的漏极与晶体管SW2的阱和晶体管SW5的源极的电位点称为“节点BAK02”。
[0110]晶体管SW5的源极在节点BAK02与晶体管SW4的漏极和晶体管SW2的阱相连接，漏极与晶体管SW6的源极相连接，栅极与水平位移器30的输出端子30C相连接。
[0111]在此，将连接晶体管SW5的栅极与水平位移器30的输出端子30C的电位点称为“节点N03B”。在节点N03B，输出与节点N03的相位反相的电位。也就是说，由于水平位移器30的差分输出，在节点N03和N03B之间产生电位。在此，晶体管SW5的源极和阱相互连接。
[0112]此外，将连接晶体管SW5的漏极与晶体管SW6的源极的电位点称为“节点N06”。
[0113]晶体管SW6的源极与晶体管SW5的漏极相连接，漏极与节点B相连接，栅极与水平位移器40的输出端子40C相连接。在此，将连接晶体管SW6的栅极与水平位移器40的输出端子40C的电位点称为“节点N04B”。在此，晶体管SW6的漏极与阱相互连接。
[0114]水平位移器30具有与产生电路120的输出端子124相连接的输入端子30A，以接收控制信号B作为输入。控制信号B是第二控制信号的例子。水平位移器30的电压输入端子30B与节点A相连接。水平位移器30的该对输出端子30C输出差分输出。
[0115]水平位移器30的该对输出端子30C中输出正信号的一个输出端子经由节点N03与晶体管SW3的栅极相连接。水平位移器30的该对输出端子中输出负信号的另一个输出端子经由节点N03B与晶体管SW5的栅极相连接。
[0116]水平位移器30是基于控制信号B设定在输出端子30C输出的电压值的电路。如果控制信号B的水平是L (低)水平，则水平位移器30将与输入到电压输入端子30B的电压相等的电压从输出端子30C中的正端子输出到节点N03，或者如果控制信号B的水平是H(高)水平，则将地水平(OV)电压从输出端子30C中的正端子输出到节点N03。
[0117]在此，该对输出端子30C中的负端子向节点N03B输出与正端子的相位反相的电压。
[0118]水平位移器40具有与产生电路120的输出端子124相连接的输入端子40A，以接收控制信号B作为输入。水平位移器40的电压输入端子40B与节点B相连接。水平位移器40的该对输出端子40C输出差分输出。
[0119]水平位移器40的该对输出端子40C中输出正信号的一个输出端子经由节点N04与晶体管SW4的栅极连接。水平位移器40的该对输出端子40C中的输出负信号的另一个输出端子经由节点N04B与晶体管SW6的栅极相连接。
[0120]水平位移器40是基于控制信号B设定在输出端子40C输出的电压值的电路。如果控制信号B的水平处于L (低)水平，则水平位移器40将与输入到电压输入端子40B的电压相等的电压从输出端子40C中的正端子输出到节点N04，或者如果控制信号B的水平处于H (高)水平，则将地水平(OV)电压从输出端子40C中的正端子输出到节点N04。
[0121]在此，该对输出端子40C中的负端子向节点N04B输出与正端子的相位反相的电压。
[0122]产生电路120包括输入端子121、延迟元件122、AND(与)电路123和输出端子124。产生电路120的输入端子121接收控制信号A作为输入。产生电路120将输入到输入端子121的控制信号A转变为控制信号B，以将其从输出端子124输出。
[0123]与输入端子10A-20A类似，输入端子121与产生电路120外部的水平位移器10_20的输入端子10A-20A相连接，并且接收控制信号A作为输入。此外，输入端子121与产生电路120中的AND电路123的输入端子中的一个(在图5中的上侧)和延迟元件122的输入端子相连接。
[0124]延迟元件122的输入端子与输入端子121相连接，并且输出端子与AND电路123的另一个输入端子(在图5中的下侧)相连接。延迟元件122包括在其输入端子和输出端子之间串联连接的三个反相器。延迟元件122通过这三个反相器将从输入端子输入的控制信号A反相，以将其延迟输出。
[0125]AND电路123是逻辑AND电路的例子。AND电路123将输入到产生电路120的输入端子的控制信号A和由延迟元件122延迟的反相控制信号A的逻辑AND输出。AND电路124的输出端子与产生电路120的输出端子相连接。在此，AND电路123的另一个输入端子(在图5中下侧)被称为“节点C”。
[0126]输出端子124与产生电路120中的AND电路123的输出端子相连接，并且与产生电路120外部的水平位移器30-40的输入端子30A-40A相连接。
[0127]在此，在下文中，如果晶体管SW1-SW2 二者都接通，则称开关电路100处于接通状态，而如果晶体管SW1-SW2 二者都关断，则称开关电路100处于关断状态。
[0128]接下来，将使用图6来描述根据第一实施例的开关电路100的产生电路120的操作和节点BAK02的电位变化。
[0129]图6是示出根据第一实施例的开关电路100中的产生电路120的操作和节点BAK02的电位变化的示意图。图6示出控制信号A-B、节点C和节点BAK02的时间性变化。
[0130]图6中所示的初始状态(时间t0)是晶体管SW1-SW2接通时的初始状态。使晶体管SW1-SW2接通对应于在闪存800中在读取(READ)状态下执行写(PGM)操作。因此，节点A和B分别取1V和5V电位。
[0131]在该初始状态下(时间t0)，处于L水平的控制信号A被输入到产生电路120的输入端子121(见图5)。因此，延迟元件122的输出处的节点C的电位处于H水平，并且从AND电路123输出的控制信号B处于L水平。
[0132]此外，当控制信号A处于L水平时，水平位移器10-20的正输出处于H水平，并且当节点N01-N02 二者都成为H水平时，晶体管SW1-SW2关断。
[0133]此外，当控制信号B处于L水平时，水平位移器30-40的正输出处于H水平，并且当节点N03-N04 二者都成为H水平时，晶体管SW3-SW4关断。此外，水平位移器30-40的负输出处于L水平，并且当节点N03B-N04B 二者都成为L水平时，晶体管SW5-SW6接通。
[0134]因此，在节点BAK02与节点B相连接的初始状态(时间t0)，节点B处于5V。
[0135]控制信号A在时间tl从L水平开始上升，并且在时间t2改变到H水平，然后AND电路123的输入端子之一(在图5中上侧)成为H水平，控制信号B在时间t2从L水平开始上升，并且在时间t3改变到H水平。
[0136]此外，当控制信号B改变到H水平时，水平位移器30-40的输出改变，使得节点N03-N04变为L水平并且节点N03B-N04B变为H水平。这使晶体管SW3-SW4接通并且晶体管SW5-SW6关断。
[0137]结果，当节点BAK02经由接通的晶体管SW3-SW4与节点A相连接时，节点BAK02的电位在时间t3从5V升高到10V。
[0138]因为输入到延迟元件122的控制信号A被延迟，所以在时间tl、t2和t3，节点C的电位不变。
[0139]在时间t4，节点C的电位改变到L水平。时间t4是时间tl之后经过延迟元件122的延迟时间后的时间。由于控制信号A在时间tl的升高被延迟并反相，节点C的电位在时间t4的变化表现为在时间t4下降。
[0140]当节点C的电位在时间t4改变到L水平时，AND电路123的另一个输入端子(在图5中下侧)接收L水平的输入信号，并且控制信号B在时间t4改变到L水平。
[0141]当控制信号B改变到L水平时，水平位移器30-40的输出改变，使得节点N03-N04的电位变为H水平，并且节点N03B-N04B的电位变为L水平。
[0142]结果，晶体管SW3-SW4关断，而晶体管SW5-SW6接通。也就是说，节点BAK02经由接通的晶体管SW5-SW6与节点B相连接。之后，节点BAK02的电位变为与节点B的已经从时间tl之前的电位升高的电位相等，并且最后在时间t4之后达到与节点A的电位相等的1V0在此，存在如下情况:在时间t4之后节点B的电压未达到10V，而是例如大约9V，其与节点A平衡。在此情况下，节点BAK02的电位变为大约9V。
[0143]最后,在时间t5，控制信号A改变到L水平。
[0144]以这种方式，如果控制信号B在时间tl从L水平改变到H水平，则节点BAK02的连接从节点B切换到节点A。结果，在时间tl节点BAK02的电位从节点B的电位(5V)升高到节点A的电位(1V)。
[0145]如图6中所示，控制信号B包括与初始状态下的控制信号A的预定持续时间的一部分相对应的H水平脉冲。
[0146]接下来，将使用图7-8描述根据第一实施例的开关电路100的操作。
[0147]图7A-7B和图8A-8B是示出根据第一实施例的开关电路100的操作的示意图。
[0148]图7A-7B示出开关电路100断开时的操作，图8A-8B示出开关电路100接通时的操作。此外，图7A和图8A示出开关电路100的晶体管SW1-SW2的截面图，图7B和图8B分别不出代表开关电路100的操作的时序图。
[0149]首先，如图7A中所示，开关电路100中晶体管SW1-SW2的结构与图2A中所示的传统开关电路I中晶体管SW1-SW2的结构类似，只是晶体管SW2的N阱52与节点BAK02相连接，并且节点B只与晶体管SW2的漏极57相连接。
[0150]此外，图7B 示出节点 A、N01、N01B、N00、N05、N02、N02B、N06、BAK02 和节点 B 的电位。
[0151]如图7B中所示，如果控制信号A处于L水平(0V)，则控制信号B处于L水平。
[0152]此外，如果控制信号A处于L水平(0V)，则水平位移器10-20的正端子的输出(见图5)变为H水平，这使晶体管SW1-SW2关断。
[0153]因此，如果节点A的电位改变为如图7B中所示，取0V、5V和10V，则栅极55的电压类似地改变，并且节点NOl的电位也改变为取0V、5V和10V。
[0154]在此，因为不使用节点N01B，所以节点NOlB的电位保持在OV不变。
[0155]此外，此时，例如，节点B保持在5V不变，并且栅极55的电压和节点N02的电位也是如此。在此，节点B的电位可以任意地改变，节点N02的电位跟随改变。
[0156]在此，因为不使用节点N02B，所以节点N02B的电位保持在OV不变。
[0157]结果，节点NOO的电位变得不明确(H1-Z)。这是因为晶体管SW1-SW2保持在关断状态，而与节点A和B的值无关。
[0158]此外，如果控制信号A保持在L水平，则控制信号B处于L水平，水平位移器30_40的输出端子30C-40C的正端子的输出变为H水平。
[0159]因此，节点N03-N04的电位变成H电位，这使晶体管SW3-SW4关断。因此，节点N05变成H1-Z。
[0160]此外，此时，由于水平位移器30-40的输出端子30C-40C的负端子的输出变成L水平，节点N03B-N04B的电位变成L水平，这使晶体管SW5-SW6接通。
[0161]因此，因为节点N06与节点B相连接，所以节点N06的电位变成5V。此外，因为节点BAK02经由晶体管SW5-SW6与节点B相连接，所以节点BAK02的电位变为5V。图7A中的箭头表示该电压从节点B提供给节点BAK02。
[0162]如上所述，如果开关电路100断开，则节点NOO和N05变为Hi_Z，并且节点N06和BAK02的电位变为5V。
[0163]在此，尽管描述了当使节点B固定在5V时，节点N06和BAK02的电位变为5V的情况，但是如果节点B的电位固定在OV或10V，则节点N06和BAK02的电位变为OV或10V。
[0164]接下来，将描述晶体管SW1-SW2接通时的情况。使晶体管SW1-SW2接通对应于在闪存800中在READ状态下执行写(PGM)操作。因此，如图8B中所示，节点A和B分别处于1V和5V的电位。
[0165]此外，在图8B中示出与图6中相同的时间t0、tl、t2和t3。图8B中的时间轴(横轴)相比于图6中的时间轴(横轴)被放大。因此，在图8中没有示出图6中所示的时间t3之后的时间t4和t5。
[0166]如图8B中所示，在初始状态下(在时间t0)，控制信号A处于L水平，因此开关SW1-SW2关断，并且节点NOO处于H1-Z状态。
[0167]此外，当控制信号B处于L水平时，水平位移器30-40的正输出处于H水平，并且节点N03-N03 二者都处于H水平。因此，晶体管SW3-SW4关断。
[0168]此外，当节点N03-N04的电位处于H水平时，晶体管SW5-SW6接通。
[0169]因此，节点BAK02经由晶体管SW5-SW6与节点B相连接，并且节点BAK02的电位处于5V。
[0170]当在时间tl控制信号A被切换到H水平时，因为水平位移器10-20的输出电压变为L水平，所以节点N01-N02的电位变成0V。此时，节点NOl从1V降到0V，节点N02从5V降到0V。这使晶体管SW1-SW2接通。
[0171]此时，由于节点A和节点B之间的晶体管SW1-SW2的主路径(源极和漏极之间的路径)处于接通状态，所以电压从节点A提供给节点B，并且节点B的电位从5V升高到1V。
[0172]在此，节点N01B-N02B分别取1V和5V的电位。
[0173]此外，如参照图6描述的，控制信号B在时间t2开始从L水平升高，并且在时间t3切换到H水平。
[0174]这使水平位移器30-40的输出端子30C-40C的输出改变，使得节点N03-N04变为L水平并且晶体管SW3-SW4接通。
[0175]此外，此时，由于节点N03B-N04B的电位变为H水平，所以晶体管SW5-SW6关断。
[0176]结果，在时间t3，节点BAK02的连接从节点B改变到节点，因此节点BAK02的电位升高到1V。图8A中的箭头表示电压从节点A提供给节点BAK02。
[0177]在此，尽管在图8B中没有示出由于节点BAK02的连接被再次切换回到节点B而随后出现的切换操作，如图6中所示，在时间t4，节点BAK02与节点B相连接。
[0178]在此，比较节点BAK02与节点B，节点B被加载了由漏极57、N阱52、p型衬底50等引起的相对较大的寄生电容，而节点BAK02仅被加载了晶体管SW2并且与这种寄生电容分开。因此，节点BAK02具有比节点B的负荷小的负荷。
[0179]因此，如图8B中所示，如果节点N01-N02的电位变为0V，这使晶体管SW1-SW2 二者接通，则节点BAK02的电位比节点B的电位升高得更快。
[0180]因此，在时间t3，节点BAK02的电位与节点NOO的电位以基本相同的时间升高，并且基本在同一时间升高到10V。
[0181]因此，如果节点B处于其电位低于节点A的电位的状态，并且通过将控制信号A驱动到H水平使开关电路100接通，则可以使N阱52的电位等于晶体管SW2中源极56的电位，这取晶体管SW1-SW2当中较低的电位。
[0182]这使得能够抑制开关电路100接通时在源极56 (P区)和N阱52之间施加的正向偏压，这抑制了闭锁的产生。
[0183]因此，可以防止由于因闭锁开关电路I变得不可控而发生无法预料的情况。
[0184]也就是说，与传统的开关电路(见图1)相比，根据第一实施例，开关电路100通过抑制闭锁可以显著提高操作可靠性。
[0185]在此，与晶体管SW2的N阱52相连接的节点BAK02与节点A相连接以如上所述使晶体管SW1-SW2接通的原因是，抑制晶体管SW1-SW2接通时在低电位的晶体管SW2产生闭锁。
[0186]也就是说，使控制信号B具有如图6中的时间t2和时间t4之间所示的时间段的H水平的原因是，抑制晶体管SW1-SW2接通时在低电位的晶体管SW2产生闭锁。
[0187]因此，当使晶体管SW1-SW2接通时，控制信号B的H水平时间段的末端(时间t4)被设定为早于在时间t5控制信号A回到L水平时的时间点。
[0188]此外，上面已经描述了通过将节点BAK02与晶体管SW2的N阱52相连接以使晶体管SW1-SW2接通来抑制闭锁。
[0189]如上所述，通过使节点BAK02 (N阱52)等于晶体管SW2的源极56的电位，防止了在源极56和N阱52之间产生正向偏压。
[0190]执行对这种正向偏压的抑制直到节点B的电位等于节点BAK02的电位为止就足够了，在此之后，节点BAK02不需要与节点A相连接。
[0191]因此，只需要在控制信号A的升高升高之后直到在节点B的电位等于节点BAK02的电位为止的时间段使与晶体管SW2的N阱52相连接的节点BAK02与节点A相连接，以使晶体管SW1-SW2接通。
[0192]因此，在时间t4，节点BAK02的连接又切换回到节点B (见图6)。
[0193]通过如上所述正向偏压产生风险消失之后，使节点BAK02的连接再次回到节点B，可以减小晶体管SW2的N讲52的负荷，并且可以减小晶体管SW2的负荷。
[0194]在此，如果晶体管SW2的负荷不是问题，则节点BAK02的连接不需要在时间t4(见图6)切换回到节点B，而是节点BAK02可以保持与节点A相连接，直到闪存800的操作结束。
[0195]此外，根据第一实施例的开关电路100可以抑制闭锁的产生而不必在晶体管SW2周围布置保护环，并且不必提供诸如充电泵的电源电路来补偿在晶体管SW2的源极56和N阱52之间流过的电流。
[0196]因此，根据第一实施例的开关电路100可以被小型化，因为可以在不增加LSI的面积的情况下有效抑制闭锁的产生。
[0197]由于开关电路100被实施为LSI而不增加LSI面积，所以不仅可以使其小型化，而且还因为使用较少的半导体材料而可以抑制成本增加。
[0198]上文已经描述了通过使与晶体管SW2的N阱52相连接的节点BAK02与节点A相连接以使晶体管SW1-SW2接通来抑制闭锁。
[0199]如上所述，通过使节点BAK02 (N阱52)的电位等于晶体管SW2的源极56的电位，防止在源极56和N阱52之间生产正向偏压。
[0200]然而，只要不使由源极56、N阱52和P型衬底50的PNP结构成的寄生双极晶体管接通，就可以允许正向偏压。在此情况下，节点BAK02的电位升高可以落后于节点NOO的电位升高。
[0201]此外,相反地,节点BAK02的电位升高可以早出现于节点NOO的电位升高。
[0202]此外，在以上描述中，在正向偏压产生风险消失之后，节点BAK02的连接又切换回到节点B。也就是说，已经描述了当节点B的电位等于节点BAK02的电位时节点BAK02的连接切换到节点B。
[0203]然而，只要不使由源极56、N阱52和P型衬底50的PNP结构成的寄生双极晶体管接通，就可以允许正向偏压。在此情况下，在节点B的电位等于节点BAK02的电位之前，节点BAK02的连接可以切换回到节点B。
[0204]在此，在以上描述中，使用水平位移器10-40。然而，可以使用与水平位移器10-40类似地转变电压并且基本上执行相同操作的其他电路，代替水平位移器10-40。
[0205]此外，在以上描述中，开关电路100被用于闪存800。然而，开关电路100可被用于闪存800以外的存储器。例如，它可被用于闪存800以外的非易失性存储器。
[0206]在此，在以上描述中，开关电路100的电位控制电路110的产生电路120包括如图5中所示的三个反相器串联连接的延迟元件122。然而，产生电路120的配置不局限于这种电路配置。例如，可以使用图9中所示的产生电路120A，代替图5中所示的产生电路120。
[0207]图9是示出根据第一实施例的变形例的产生电路120A的示意图。
[0208]产生电路120A使用包括分频电路的计数器式延迟电路122A、以及反相器122B，代替图5中所示的产生电路120的延迟元件122。
[0209]延迟电路122A接收控制信号A和内部时钟CLK作为输入，通过对内部时钟CLK施加频分来产生具有该内部时钟的整数倍的频率的时钟，并且将升高相对于内部时钟CLK被延迟的时钟输出到节点CB。
[0210]例如，如果通过频分电路来产生频率为内部时钟CLK的频率的四倍的时钟，则相对于输入到延迟电路122A的内部时钟CLK的升高，输出的升高可以被延迟内部时钟CLK的两个周期。可以分别针对延迟电路122A和反相器122B设定延迟时间，使得延迟电路122A的延迟时间和反相器122B的延迟时间之和等于根据第一实施例的开关电路100中延迟元件122的延迟时间。
[0211]反相器122B将从延迟电路122A输出到节点CB的信号反相，并且将该信号输入到AND电路123的另一个输入端子(在图9中的下侧)。反相器122B的输出与图5中所示的延迟元件122的输出相同。
[0212]如上所述，可以使用图9中所示的产生电路120A代替图5中所示的产生电路120。
[0213]〈第二实施例〉
[0214]图10是示出根据第二实施例的开关电路200的示意图。
[0215]根据第二实施例，除了晶体管SW1-SW2和水平位移器10-20以外，开关电路200还包括电位控制电路210。电位控制电路210包括晶体管SW3、Sff4, Sff5, SW6、水平位移器30-40和产生电路220。
[0216]也就是说，根据第二实施例的开关电路200具有产生电路220，代替根据第一实施例的开关电路100的产生电路120 (见图5)。由于除了产生电路220以外，根据第二实施例的开关电路200具有与根据第一实施例的开关电路100相同的配置，所以相同的元件用相同的附图标记来表示，并且省略对它们的描述。
[0217]产生电路220包括输入端子221、比较器222、分压电路223、晶体管224、反相器225A、225B和225C、晶体管226、AND电路227和输出端子228。
[0218]在此，比较器222是比较部的例子，晶体管224是第一开关的例子，并且晶体管226是第二开关的例子。此外，反相器225A-225C是延迟元件的例子，并且AND电路227是逻辑AND电路的例子。
[0219]产生电路220是以下电路，该电路用于如果当晶体管SW1-SW2接通以使节点B与节点A相连接时节点B的电位升高一定的量，则将节点BAK02的连接从节点A切换回到节点B。
[0220]输入端子221是接收控制信号A作为输入的端子。与输入端子10A-20A类似，输入端子221与产生电路220外部的水平位移器10-20的输入端子10A-20A相连接，并且接收控制信号A作为输入。此外，输入端子221与比较器222的控制端子、晶体管224的栅极以及产生电路220中AND电路227的输入端子之一(在图10中上侧)相连接。
[0221]比较器222具有与分压电路223的输出端子(一对电阻器的中点)相连接的非反相输入端子、以及接收参考电压作为输入以保持该参考电位的反相输入端子。比较器222的输出端子经由节点C与晶体管226的栅极相连接。
[0222]分压电路223包括一对电阻器。该对电阻器串联连接，并且作为分压电路223的输出端子的该对电阻器的中点与比较器222的非反相输入端子相连接。
[0223]该对电阻器中处于分压电路223中高电位侧的电阻器的与中点相反的端子(图10中的上端子)与节点B相连接。此外，处于低电位侧的电阻器的与中点相反的端子(图10中的下端子)接地以保持在地(GND)电位。分压电路223分割节点B的电位，并且在其输出端子获得的分割电压被输入到比较器222的非反相输入端子。在此，将分压电路223的输出端子和比较器222的非反相输入端子之间的电位点称为“节点B-DIV”。
[0224]晶体管224是P型M0SFET，并且其源极与电源VDD相连接，其栅极与输入端子221相连接，其漏极与晶体管226的漏极相连接。
[0225]反相器225A的输入端子与晶体管224的漏极和晶体管226的漏极之间的点相连接。此外，反相器225A的输入端子与反相器225B的输出端子相连接。也就是说，反相器225A-225B形成正反馈连接。
[0226]反相器225A的输出端子与反相器225B的输入端子和反相器225C的输入端子相连接。
[0227]反相器225B的输入端子与反相器225A的输出端子相连接，并且其输出端子与晶体管224的漏极和晶体管226的漏极之间的点以及反相器225A的输入端子相连接。
[0228]反相器225C的输入端子与反相器225A的输出端子和反相器225B的输入端子相连接，并且其输出端子与AND电路227的另一个输入端子(在图10中下侧)相连接。
[0229]晶体管226是η型M0SFET，并且其漏极与晶体管224的漏极相连接，其栅极与比较器222的输出端子相连接，并且其源极接地。
[0230]AND电路227的输入端子之一(在图10中上侧)与输入端子221相连接，另一个输入端子(在图10中下侧)与反相器225C的输出端子相连接，并且其输出端子与输出端子228相连接。
[0231]输出端子228与产生电路220中的AND电路227的输出端子相连接，并且与产生电路220外部的水平位移器30-40的输入端子30Α-40Α相连接。
[0232]接下来，将使用图11描述包括产生电路220的开关电路200的操作。
[0233]图11是示出开关电路200的操作的示意图。
[0234]在控制信号A处于L水平的初始状态下，晶体管SW1-SW2关断，节点B的电位处于5V，并且节点B-DIV的电位处于a。在此，节点B-DIV的电位α是通过由分压电路230分割5V的节点B的电位而获得的值，该值是比比较器222的参考电位低的值。
[0235]此时，比较器222输出L水平，因为节点B-DIV的电位α低于比较器222的参考电位。因此，节点C变成L水平。
[0236]此外，由于节点C处于L水平，所以晶体管226变为关断。此外，此时，由于控制信号A处于L水平，所以晶体管224接通。因此，在该初始状态下，节点D变成H水平。此外，由于节点D处于H水平，所以节点E处于H水平。
[0237]此外，由于AND电路227接收L水平的控制信号A和节点E的H水平信号作为输入，所以在初始状态下AND电路227的输出变为L水平。因此，在初始状态下，控制信号B处于L水平。
[0238]此外，当控制信号B处于L水平时，晶体管SW3-SW4关断并且晶体管SW5-SW6接通，因此节点BAK02与节点B相连接。因此，在初始状态下，节点BAK02的电位处于5V。
[0239]上文描述了在控制信号A升高之前的初始状态下节点的电位。
[0240]接下来将描述当控制信号A升高到H水平时开关电路200的操作。下文中用图11中所示的箭头表示由控制信号A升高引起的节点的一系列变化。
[0241]如果控制信号A升高到H水平，则水平位移器10-20的输出改变，节点N01-N02的电位变为L水平，因此晶体管SW1-SW2变为接通。这使节点B的电位从5V开始升高。节点B的电位升高到10V。
[0242]此外，如果控制信号A升高到H水平，则晶体管224变为关断。此外，如果控制信号A升高到H水平，则由于AND电路227接收H水平的控制信号A和H水平的节点E的电位作为输入，所以控制信号B升高。
[0243]如果控制信号B以这种方式随着控制信号A的升高而升高，则由于节点N03-N04的电位变为L水平，所以水平位移器30-40的输出改变，晶体管SW3-SW4变为接通，并且晶体管SW5-SW6变为关断。因此，节点BAK02与节点A相连接，并且节点BAK02的电位升高到10V。
[0244]此外，节点B的电位开始升高，分压电路223的输出开始升高，并且如果节点B-DIV的电位变得大于比较器222的参考电位，则节点C的电位变为H水平，并且晶体管226变为接通。因此，节点B-DIV的电位升高到β。电位β是当节点B的电位变为1V时在分压电路230的输出端子处获得的电位。
[0245]如果晶体管226通过处于关断状态的晶体管224而接通，则节点D的电位下降到L水平。
[0246]此外，这使得当由反相器225Α和225C引起的延迟时间已经过去时，节点E的电位变为L水平。
[0247]此外，如果节点E变为L水平，则由于AND电路227接收H水平的控制信号A和L水平的节点E的电位作为输入而AND电路227的输出变为L水平。这使节点B的电位下降到L水平。
[0248]如果控制信号B下降到L水平，则由于节点Ν03-Ν04的电位变为H水平而水平位移器30-40的输出改变，晶体管SW3-SW4变为关断并且晶体管SW5-SW6变为接通。因此，节点ΒΑΚ02与节点B相连接。
[0249]这使得节点ΒΑΚ02的电位等于节点B的电位，其已经从控制信号A还没有开始升高时所取的电位(5V)升高，并且最终达到与节点A的电位相等的1V。在此，存在以下情况:节点B的电位没有达到10V，而是例如达到与节点A平衡的大约9V。在此情况下，节点ΒΑΚ02的电位变为大约9V。
[0250]如上所述，与根据第一实施例的控制信号B类似，控制信号B响应于控制信号A升高到H水平而升高到H水平，然后在控制信号A停留在H水平期间(控制信号A已经升高并且节点B达到预定电位之后)下降到L水平。
[0251]从控制信号A的升高开始的预定时间被设定为等于根据第一实施例的开关电路100的产生电路120中包括的延迟元件122和AND电路123给予信号的延迟时间。
[0252]也就是说，控制信号A从输入端子221穿过产生电路220到输出端子228的时间被设定为等于根据第一实施例的开关电路100的产生电路120中包括的延迟元件122和AND电路123给予信号的延迟时间。
[0253]当使开关电路200接通时，节点B的电位升闻比节点NOO的电位升闻落后开关电路200接通之后不久的预定时间段。
[0254]为了抑制在此期间产生闭锁，提供产生电路220。
[0255]产生电路220是基于如下观念而提供的电路:如果当晶体管SW1-SW2接通以使节点B与节点A相连接时，只要节点B的电位升高一定量，节点BAK02的连接就从节点A切换回到节点B，那么就不产生闭锁。
[0256]如上所述，在根据第二实施例的开关电路200中，与根据第一实施例的开关电路100类似，如果节点B处于其电位低于节点A的电位的状态，并且通过将控制信号A驱动到H水平而使开关电路200接通，则可以使N阱52的电位等于晶体管SW2中源极56的电位，该电位取晶体管SW1-SW2当中较低的电位。
[0257]这使得可以抑制开关电路200接通时在源极56 (p区)和N阱52之间施加的正向偏压，从而抑制闭锁的产生。
[0258]因此，可以防止由于开关电路200因闭锁导致变得不可控而出现的不可预知的情况。
[0259]也就是说，与传统的开关电路I (见图1)相比，根据第二实施例的开关电路200以通过抑制闭锁而显著提高操作可靠性。
[0260]此外，根据第二实施例的开关电路200可以抑制闭锁的产生而不必在晶体管SW2周围布置保护环，也不必提供诸如充电泵的电源电路来补偿晶体管SW2的源极56和N阱52之间流过的电流。
[0261]因此，根据第二实施例的开关电路200可以被小型化，因为可以在不增加LSI面积的情况下有效抑制闭锁的产生。
[0262]由于开关电路200被实施为LSI而不增加LSI面积，所以它不仅可以被小型化，而且由于使用较少的半导体材料而还可以抑制成本增加。
[0263]在此，已经描述了产生电路220的比较器222的反相输入端子接收参考电压作为输入，以保持参考电位。该参考电压由在开关电路200外部提供的电压产生。
[0264]然而，产生电路220的比较器222的反相输入端子可以接收例如通过分割节点A的电位获得的另一个参考电压作为输入。在此情况下，可以在开关电路200中产生该参考电压。
[0265]<第三实施例>
[0266]图12是示出根据第三实施例的开关电路300的示意图。
[0267]除了晶体管SW1-SW2和水平位移器10_20以外，开关电路300还包括电位控制电路310。根据第三实施例的开关电路300具有替换根据第一实施例的开关电路100的电位控制电路110的电位控制电路310。由于其他元件基本上与根据第一实施例的开关电路100中的相同，所以用相同的附图标记表示相同的元件，并且省略对它们的描述。
[0268]电位控制电路310包括晶体管SW3、Sff4, SW5和SW6。
[0269]晶体管SW3、SW4、SW5和SW6以该顺序连接在节点A和节点B之间。
[0270]晶体管SW3、SW4、SW5和SW6与晶体管SW1-SW2 —样都是P型M0SFET，并且被用作开关元件。
[0271]晶体管SW3的源极与节点A相连接，漏极与晶体管SW4的源极相连接，并且栅极与水平位移器10的正输出端子1C相连接。也就是说，晶体管SW3的栅极与节点NOl相连接。在此，晶体管SW3的源极与阱相互连接。
[0272]晶体管SW4的源极与晶体管SW3的漏极相连接，漏极与晶体管SW5的源极和晶体管SW2的阱相连接，并且栅极与水平位移器20的输出端子20C相连接。也就是说，晶体管SW4的栅极与节点N02相连接。在此，晶体管SW4的漏极与阱相互连接。
[0273]此外，将晶体管SW3的漏极与晶体管SW4的源极相连接的电位点被称为“节点N05”。
[0274]此外，将晶体管SW4的漏极与晶体管SW2的阱和晶体管SW5的源极相连接的电位点被称为“节点BAK02，，。
[0275]晶体管SW5的源极在节点BAK02与晶体管SW4的漏极和晶体管SW2的阱相连接，漏极与晶体管SW6的源极相连接，并且栅极与水平位移器10的负输出端子1C相连接。在此，晶体管SW5的源极和阱相互连接。
[0276]此外，将晶体管SW5的漏极与晶体管SW6的源极相连接的电位点被称为“节点N06”。
[0277]晶体管SW6的源极与晶体管SW5的漏极相连接，漏极与节点B相连接，栅极与水平位移器20的负输出端子20C相连接。也就是说，晶体管SW6的栅极与节点N02B相连接。在此，晶体管SW6的漏极和阱相互连接。
[0278]在如上所述的开关电路300中，如果控制信号A升高到H水平，则水平位移器10-20的输出改变，节点N01-N02的电位变为L水平，因此节点N01B-N02B变为H水平。
[0279]如果节点N01-N02的电位变为L水平，则晶体管SW1-SW2接通，节点A和节点B相互连接，并且晶体管SW3-SW4变为接通。此外，如果节点N01B-N02B的电位变为H水平，则晶体管SW5-SW6变为关断。
[0280]因此，如果控制信号A变为H水平，则节点BAK02与节点A相连接。
[0281]也就是说，如果晶体管SW1-SW2接通，则具有低电位的晶体管SW2的N阱52的电位(见图8A)可以被设定为等于源极56的电位。
[0282]这使得可以抑制开关电路300接通时在源极56 (p区)和N阱52之间施加的正向偏压，从而抑制闭锁的产生。
[0283]此外，如果控制信号A从H水平下降到L水平，则水平位移器10-20改变，节点N01-N02的电位变为H水平，并且节点N01B-N02B的电位变为L水平。
[0284]如果节点N01-N02的电位变为H水平，则晶体管SW1-SW2关断，节点A和节点B断开，并且晶体管SW3-SW4变为关断。此外，如果节点N01B-N02B的电位变为L水平，则晶体管SW5-SW6变为接通。
[0285]因此，如果控制信号A变为L水平，则节点BAK02与节点B相连接。
[0286]这使得能够抑制开关电路300接通时在源极56 (p区)和N阱52之间施加的正向偏压，从而抑制闭锁的产生。
[0287]因此，可以防止由于开关电路300因闭锁导致变得不可控而出现的不可预知的情况。
[0288]也就是说，与传统的开关电路I (见图1)相比，根据第三实施例的开关电路300通过抑制闭锁而显著提高操作可靠性。
[0289]此外，根据第三实施例的开关电路300可以抑制闭锁的产生而不必在晶体管SW2周围布置保护环，也不必提供诸如充电泵的电源电路来补偿晶体管SW2的源极56和N阱52之间流过的电流。
[0290]因此，根据第三实施例的开关电路300可以被小型化，因为可以在不增加LSI面积的情况下有效抑制闭锁的产生。
[0291]由于开关电路300被实施为LSI而不增加LSI面积，所以它不仅可以被小型化，而且由于使用较少的半导体材料而还可以抑制成本增加。
[0292]〈第四实施例〉
[0293]图13是示出根据第四实施例的开关电路400的示意图。
[0294]开关电路400包括晶体管SW1-SW2、水平位移器10_20、电位控制电路310和延迟元件420。根据第四实施例的开关电路400具有插入在开关电路300的晶体管SWl的栅极和节点NOl之间的延迟元件420。由于其他元件基本上与根据第一实施例的开关电路100中的相同，所以使用相同的附图标记表示相同的元件，并且省略对它们的描述。
[0295]在此，将延迟元件420和晶体管SWl的栅极之间的电位点称为“节点NOl-delay”。
[0296]图14是示出根据第四实施例的开关电路400的操作的示意图。
[0297]图14 示出控制信号 A、节点 A、N0UN01-延迟(NOl-delay)、NO IB, NOO, N05、N02、N02B、N06、BAK02和B的电位的时间性变化。
[0298]如图14中所示，在初始状态下(在时间t0)，控制信号A处于L水平，因此开关SW1-SW2断开并且节点NOO处于H1-Z状态。
[0299]此夕卜，当节点N01-N02的电位处于H水平(10V、5V)时，晶体管SW3-SW4关断。此夕卜，节点N01B-N02B的电位处于L (OV)水平，并且晶体管SW5-SW6接通。
[0300]因此，节点BAK02经由晶体管SW5-SW6与节点B相连接，并且节点BAK02的电位处于5V。
[0301]当控制信号A在时间tl切换到H水平时，水平位移器10-20的输出电压改变，节点N01-N02的电位变为0V，节点NOlB的电位变为10V，并且节点N02B的电位变为5V。此时，节点NOl从1V下降至IJ 0V，节点N02从5V下降到OV。
[0302]这使晶体管SW2接通并且使节点NOO与节点B相连接，因此节点NOO的电位从H1-Z改变到节点B的电位或者5V。
[0303]此外，晶体管SW3-SW4变为接通并且晶体管SW5-SW6变为关断。因此，节点BAK02与节点A相连接，并且节点BAK02的电位在时间til升高到10V。
[0304]在此，由于晶体管SW5-SW6变为关断，所以节点N06在时间til之后变为Hi_Z。
[0305]此外，延迟元件420接收节点NOl的电位作为输入，并且以一些延迟将其输出到节点NOl-delay。延迟时间为时间tl和时间tl2之间的时间段。
[0306]由于节点NOl-delay的电位在时间tl2开始从1V下降并且在时间tl3变为0V，所以晶体管SWl在时间tl3变为接通。这使节点NOO与节点A相连接，因此节点NOO的电位在时间tl3升高。
[0307]此外，当晶体管SWl在时间tl3变为接通时，节点B与节点A相连接，并且节点B的电位开始升高到1V。
[0308]如上所述，在根据第四实施例的开关电路400中，节点BAK02在时间til与节点A相连接，以升高节点BAK02的电位，然后晶体管SWl在时间tl3变为接通。
[0309]换句话说，在晶体管SWl在时间113接通之前，节点BAK02在时间111与节点A相连接，以预先升高节点BAK02的电位。
[0310]因此，当节点B处于其电位低于节点A的电位的状态并且通过将控制信号A驱动到H水平而时开关电路400接通时，可以使N阱52的电位等于晶体管SW2中节点A的电位，该电位取晶体管SW1-SW2当中的较低电位。
[0311]由于当晶体管SWl在时间tl3接通时，N阱52的电位已经达到与节点A相同的电位，所以可以更可靠地抑制在源极56 (P区)和N阱52之间施加的正向偏压，从而更可靠地抑制闭锁的产生。
[0312]因此，可以防止由于开关电路400因闭锁导致变得不可控而出现的不可预知的情况。
[0313]也就是说，与传统的开关电路I (见图1)相比，根据第四实施例的开关电路400通过抑制闭锁而显著提高操作可靠性。
[0314]此外，根据第四实施例的开关电路400可以抑制闭锁的产生而不必在晶体管SW2周围布置保护环，也不必提供诸如充电泵的电源电路来补偿晶体管SW2的源极56和N阱52之间流过的电流。
[0315]因此，根据第四实施例的开关电路400可以被小型化，因为可以在不增加LSI面积的情况下有效抑制闭锁的产生。
[0316]由于开关电路400被实施为LSI而不增加LSI面积，所以它不仅可以被小型化，而且由于使用较少的半导体材料而还可以抑制成本增加。
[0317]〈第五实施例〉
[0318]图15是示出根据第五实施例的开关电路500的示意图。
[0319]除了晶体管SW1-SW2和水平位移器10-20以外，开关电路500还包括电位控制电路510。根据第五实施例的开关电路500具有代替根据第三实施例的开关电路300的电位控制电路310的电位控制电路510。此外，通过该替换，晶体管SWl的阱与电位控制电路510
相连接。
[0320]由于其他元件基本上与根据第三实施例的开关电路300中的相同，所以用相同的附图标记表示相同的元件，并且省略对它们的描述。在此，图15还示出闪存800的控制电路 808。
[0321]电位控制电路510包括晶体管SW3、Sff4, Sff5, Sff6, Sff7, Sff8, SW9和SW10、水平位移器511、512、521和522、AND电路513-514以及反相器515。
[0322]晶体管SW3、SW4、SW5和SW6以该顺序连接在节点A和节点B之间。
[0323]晶体管SW3、SW4、SW5和SW6与晶体管SW1-SW2 —样都是P型M0SFET，并且被用作开关元件。
[0324]类似地，晶体管SW7、Sff8, SW9和SWlO以该顺序连接在节点A和节点B之间。
[0325]晶体管SW7、Sff8, SW9和SWlO与晶体管SW1-SW2 —样都是P型M0SFET，并且被用作开关元件。
[0326]晶体管SW3的源极与节点A相连接，漏极与晶体管SW4的源极相连接，并且栅极与水平位移器512的正输出端子512C相连接。在此，将连接晶体管SW3的栅极和水平位移器512的正输出端子512C的电位点称为“节点N012”。在此，晶体管SW3的源极和阱相互连接。
[0327]晶体管SW4的源极与晶体管SW3的漏极相连接，漏极与晶体管SW5的源极和晶体管SW2的阱相连接，并且栅极与水平位移器522的正输出端子522C相连接。
[0328]在此，将连接晶体管SW4的栅极和水平位移器522的输出端子522C的电位点称为“节点N022”。在此，晶体管SW4的漏极和阱相互连接。
[0329]此外，将连接晶体管SW3的漏极与晶体管SW4的源极的电位点称为“节点N05”。
[0330]此外，将连接晶体管SW4的漏极与晶体管SW2的阱和晶体管SW5的源极的电位点称为“节点BAK02”。
[0331]晶体管SW5的源极在节点BAK02与晶体管SW4的漏极和晶体管SW2的阱相连接，漏极与晶体管SW6的源极相连接，并且栅极与水平位移器512的输出端子512C相连接。
[0332]在此，将连接晶体管SW5的栅极和水平位移器512的负输出端子512C的电位点称为“节点N012B”。在节点N012B，输出与节点N012的相位反相的电位。也就是说，由于水平位移器512的差分输出，在节点NO 12和N012B之间产生电位。在此，晶体管SW5的源极和阱相互连接。
[0333]此外，将晶体管SW5的漏极与晶体管SW6的源极相连接的电位点称为“节点N06”。
[0334]晶体管SW6的源极与晶体管SW5的漏极相连接，漏极与节点B相连接，栅极与水平位移器522的负输出端子522C相连接。在此，将连接晶体管SW6的栅极与水平位移器522的负输出端子522C的电位点称为“节点N022B”。在节点N022B，输出与节点N022的相位反相的电位。也就是说，由于水平位移器522的差分输出，在节点N022和N022B之间产生电位。在此，晶体管SW6的漏极和阱相互连接。
[0335]晶体管SW7的源极与节点A相连接，漏极与晶体管SW8的源极相连接，栅极与水平位移器511的正输出端子511C相连接。在此，将连接晶体管SW7的栅极与水平位移器511的负输出端子511C的电位点称为“节点N011B”。在此，晶体管SW7的源极和阱相互连接。
[0336]晶体管SW8的源极与晶体管SW7的漏极相连接，漏极与晶体管SW9的源极和晶体管SWl的阱相连接，栅极与水平位移器521的正输出端子521C相连接。
[0337]在此，将连接晶体管SW8的栅极与水平位移器521的输出端子521C的电位点称为“节点N021B”。在此，晶体管SW8的漏极与阱相互连接。
[0338]此外，将连接晶体管SW7的漏极与晶体管SW8的源极的电位点称为“节点N09”。
[0339]此外，将连接晶体管SW8的漏极与晶体管SWl的阱和晶体管SW9的源极的电位点称为“节点BAK01”。
[0340]晶体管SW9的源极在节点BAKOl与晶体管SW8的漏极和晶体管SWl的阱相连接，漏极与晶体管SWlO的源极相连接，栅极与水平位移器511的负输出端子511C相连接。
[0341]在此，将连接晶体管XW9的栅极与水平位移器511的输出端子51IC的电位点称为“节点N011”。在节点N011B，输出与节点NOll的相位反相的电位。也就是说，由于水平位移器511的差分输出，在节点NOll和NOllB之间产生电位差。在此，晶体管SW9的源极和阱相互连接。
[0342]此外，将连接晶体管SW9的漏极与晶体管SWlO的源极的电位点称为“节点N10”。
[0343]晶体管SWlO的源极与晶体管SW9的漏极相连接，漏极与节点B相连接，栅极与水平位移器521的正输出端子521C相连接。在此，将连接晶体管XWlO的栅极与水平位移器521的输出端子521C的电位点称为“节点N021”。在此，晶体管SWlO的漏极和阱相互连接。在节点N021B处，输出与节点N021的相位反相的电位。也就是说，由于水平位移器521的差分输出，在节点N021和N021B之间产生电位差。
[0344]AND电路513分别连接在水平位移器511的输入端子51IA和水平位移器521的输入端子521A的输入侧。也就是说，AND电路513的输出端子与水平位移器511的输入端子51IA和水平位移器521的输入端子52IA相连接。
[0345]AND电路513的一对输入端子分别接收控制信号A和模式信号M0DE_AB作为输入。AND电路513输出控制信号A和模式信号M0DE_AB的逻辑AND。
[0346]在此，模式信号M0DE_A是用于设定从闪存800的控制电路808输出的模式的信号，模式信号M0DE_AB是在反相器515反相的模式信号MODE-A的反相信号,其被用于选择从节点B向节点A提供电压的模式。当选择用于从节点B向节点A提供电压的模式时，控制电路808将模式信号M0DE_A设定为L水平。结果，反相器515将L水平的模式信号M0DE_A反相为H水平的模式信号M0DE_AB，模式信号M0DE_AB被输入到AND电路513。
[0347]因此，如果H水平的模式信号M0DE_AB被输入到AND电路513，则水平位移器
511-521转变到可由控制信号A操作的状态。
[0348]AND电路514分别连接在水平位移器512的输入端子512A和水平位移器522的输入端子522A的输入侧。也就是说，AND电路514的输出端子与水平位移器512的输入端子512A和水平位移器522的输入端子522A相连接。
[0349]AND电路514的一对输入端子分别接收控制信号A和模式信号M0DE_AB作为输入。AND电路514输出控制信号A和模式信号M0DE_AB的逻辑AND。
[0350]在此，模式信号M0DE_A是用于设定从闪存800的控制电路808输出的模式的信号，与第一至第四实施例类似，其被用于选择从节点A向节点B提供电压的模式。当用于从节点A向节点B提供电压的模式时，控制电路808将模式信号M0DE_A设定为H水平。
[0351]因此，如果H水平的模式信号M0DE_A被输入到AND电路514，则水平位移器
512-522转变到可由控制信号A操作的状态。
[0352]反相器515与从控制电路808的输出端子和AND电路514的另一个输入端子(在图15中下侧)之间的连接分出的导线相连接，其输入端子与控制电路808的输出端子相连接。反相器515的输出端子与AND电路513的另一个输入端子(在图15中下侧)相连接。
[0353]反相器515确定从控制电路808输出的模式信号M0DE_A，以将其输入到AND电路513的另一个输入端子(在图15中下侧)作为模式信号M0DE_AB。
[0354]在根据第五实施例的开关电路500中，如果模式信号M0DE_A处于H水平，则控制信号A驱动水平位移器512-522，并且晶体管SW3、SW4、SW5和SW6控制节点BAK02的电位。
[0355]在此情况下，该操作基本上与根据第三实施例的开关电路300的操作(见图12)相同。
[0356]此外，如果模式信号M0DE_A处于L水平,则控制信号A驱动水平位移器511-521,并且晶体管SW7、Sff8, SW9和SWlO控制晶体管SWl的节点BAKOl的电位。
[0357]如果节点B具有比节点A高的电位，则当从节点B向节点A提供电压时，模式信号M0DE_A被设定为L水平。这是例如当闪存500的写(PGM)操作完成并且节点B的电位处于10V，并且节点B的电位需要降低回到初始状态以用于读操作时出现的操作。
[0358]例如，当节点B处于1V时，节点A被设定为5V，以从控制电路808输出L水平的模式信号M0DE_A。然后，当控制信号A升高到H水平时，晶体管SW1-SW2接通，水平位移器511-521的输出改变，开关SW9-SW10接通，并且节点BAKOl的电位被设定为10V。
[0359]此外，取晶体管SW1-SW2当中较低电位的晶体管SWl的N阱51的电位(见图8A)变为等于晶体管SW2的漏极54的电位，这防止由漏极54、N阱51和P型衬底50的PNP结形成的寄生双极晶体管变为接通。
[0360]这样，利用L水平的模式信号M0DE_A的操作是一种在利用H水平的模式信号M0DE_A的操作中节点A和节点B被颠倒的操作。
[0361]如上所述，根据第五实施例的开关电路500可以抑制在节点A具有比节点B高的电位的情况下，当开关电路500接通时在源极56 (P区)和N阱52之间施加的正向偏压，从而抑制闭锁的产生。
[0362]此外，根据第五实施例的开关电路500可以抑制在节点B具有比节点A高的电位的情况下，当开关电路500接通时在漏极54 (P区)和N阱51之间施加的正向偏压，从而抑制闭锁的产生。
[0363]也就是说，根据第五实施例的开关电路500可以抑制在从节点A向节点B提供电压和从节点B向节点A提供电压两种情况下闭锁的产生。
[0364]因此，可以防止由于开关电路500因闭锁导致变得不可控而出现的不可预知的情况。
[0365]也就是说，与传统的开关电路I (见图1)相比，根据第五实施例的开关电路500通过抑制闭锁而显著提高操作可靠性。
[0366]此外，根据第五实施例的开关电路500可以抑制闭锁的产生而不必在晶体管SW2周围布置保护环。
[0367]此外，根据第五实施例的开关电路500可以抑制闭锁的产生而不必提供诸如充电泵的电源电路来补偿晶体管SWl的漏极54和N阱51之间或者晶体管SW2的源极56和N阱52之间流过的电流。
[0368]因此，根据第五实施例的开关电路500可以被小型化，因为可以在不增加LSI面积的情况下有效抑制闭锁的产生。
[0369]由于开关电路500被实施为LSI而不增加LSI面积，所以它不仅可以被小型化，而且由于使用较少的半导体材料而还可以抑制成本增加。
[0370]已经根据示例性实施例详细描述了开关电路和半导体存储装置。此外，本发明不局限于这些实施例，在不偏离本发明的范围的情况下，可以进行各种变更和修改。
【权利要求】
1.一种开关电路，包括: 第一阱和第二阱，其形成在半导体衬底中； 第一晶体管，所述第一晶体管在其一端与第一节点相连接，并且所述第一晶体管形成在所述第一阱中； 第二晶体管，所述第二晶体管在其一端与所述第一节点的另一端相连接，所述第二晶体管在其另一端与第二节点相连接，并且所述第二晶体管形成在所述第二阱中；以及 电位控制电路，其在所述第二节点的电位低于所述第一节点的电位的状态下，在包括所述第一晶体管和所述第二晶体管从关断转变到接通的时间段的预定时间段期间，将所述第二阱与所述第一节点相连接，并且在所述预定时间段之后将所述第二阱与所述第二节点相连接。
2.根据权利要求1所述的开关电路，其中在所述预定时间段之前，所述电位控制电路将所述第二阱与所述第二节点相连接。
3.根据权利要求1所述的开关电路，其中所述电位控制电路基于第一控制信号来产生具有所述预定时间段的脉宽的第二控制信号。
4.根据权利要求3所述的开关电路，其中所述电位控制电路包括: 第三晶体管，其一端与所述第一节点相连接； 第四晶体管，其一端与所述第三晶体管的另一端相连接； 第五晶体管，其一端与所述第四晶体管的另一端相连接； 第六晶体管，其一端与所述第五晶体管的另一端相连接，并且所述第六晶体管的另一端与所述第二节点相连接，以及 产生电路，其基于用于使所述第一晶体管和所述第二晶体管接通的所述第一控制信号来产生所述第二控制信号， 其中将所述第四晶体管与所述第五晶体管相连接的节点与所述第二阱相连接。
5.根据权利要求4所述的开关电路，还包括: 第一电压转换电路，其与所述第一节点相连接，并且基于所述第一控制信号来控制所述第一晶体管；以及 第二电压转换电路，其与所述第二节点相连接，并且基于所述第一控制信号来控制所述第二晶体管； 其中所述电位控制电路包括: 第三电压转换电路，其与所述第一节点相连接，并且基于所述第二控制信号来使所述第三晶体管接通并使所述第五晶体管关断； 第四电压转换电路，其与所述第二节点相连接，并且基于所述第二控制信号来使所述第四晶体管接通并且使所述第六晶体管关断。
6.根据权利要求5所述的开关电路，其中所述产生电路包括: 延迟元件，其使所述第一控制信号反相并且将所述第一控制信号延迟预定时间；以及逻辑电路，其通过对所述第一控制信号和从所述延迟元件输出的信号执行逻辑运算来输出所述第二控制信号。
7.根据权利要求5所述的开关电路，其中所述产生电路包括: 比较部，其基于所述第一控制信号来比较所述第二节点的电位与参考电位；第一开关，其基于所述第一控制信号被驱动； 第二开关，其基于来自所述比较部的输出被驱动； 延迟元件，其与所述第一开关和所述第二开关之间的连接点相连接；以及逻辑电路，其通过对所述第一控制信号和来自所述延迟元件的输出执行逻辑运算来输出所述第二控制信号。
8.根据权利要求5所述的开关电路，其中所述第一晶体管和所述第二晶体管接通所述预定时间段，所述第三晶体管和所述第四晶体管分别通过所述第一电压转换电路和所述第二电压转换电路的输出被接通，并且所述第五晶体管和所述第六晶体管分别通过所述第一电压转换电路和所述第二电压转换电路的输出被关断。
9.根据权利要求8所述的开关电路，其中所述电位控制电路还包括: 第七晶体管，其一端与所述第一节点相连接； 第八晶体管，其一端与所述第七晶体管的另一端相连接； 第九晶体管，其一端与所述第八晶体管的另一端相连接；以及第十晶体管，其一端与所述第九晶体管的另一端相连接，并且所述第十晶体管的另一端与所述第二节点相连接， 其中将所述第八晶体管与所述第九晶体管相连接的节点与所述第一阱相连接， 其中在所述第一节点的 电位低于所述第二节点的电位的状态下，所述第一晶体管和所述第二晶体管接通所述预定时间段，所述第九晶体管和所述第十晶体管分别通过所述第一电压转换电路和所述第二电压转换电路的输出被接通，并且所述第七晶体管和所述第八晶体管分别通过所述第一电压转换电路和所述第二电压转换电路的输出被关断。
10.一种开关电路，包括: 第一阱，其形成在半导体衬底中； 第二阱，其形成在所述半导体衬底中； 第一晶体管，所述第一晶体管在其一端与第一节点相连接，并且所述第一晶体管形成在所述第一阱中； 第二晶体管，所述第二晶体管在其一端与所述第一节点的另一端相连接，而所述第二晶体管在其另一端与第二节点相连接，并且所述第二晶体管形成在所述第二阱中；以及电位控制电路，其在所述第二节点的电位低于所述第一节点的电位的状态下，在包括所述第一晶体管和所述第二晶体管从关断转变到接通的时间段的预定时间段期间，将所述第二阱与所述第一节点相连接。
11.一种半导体存储装置，包括: 根据权利要求1所述的开关电路；以及 存储单元，其使数据通过已穿过所述开关电路的信号来被读或写。
12.根据权利要求11所述的半导体存储装置，其中所述第二节点的电位低于所述第一节点的电位的状态是在数据被写入所述存储单元之前的状态。
【文档编号】H03K17/785GK104079281SQ201410010873
【公开日】2014年10月1日 申请日期:2014年1月9日 优先权日:2013年3月26日
【发明者】加藤健太 申请人:富士通半导体股份有限公司