在衬底和对应结构中选择性地嵌入磁性材料的方法与流程

本公开的实施例涉及电子封装，并且更具体而言，涉及利用嵌入式磁性材料进行电子封装以形成无源器件。

背景技术：

在封装架构中需要改进功率输送以满足要求越来越高的电气需求。此外，需要实施功率输送的改进而不增大封装的形状因数(例如，z高度)。获得期望的功率输送的改进的一种方法是通过在无芯衬底上利用磁性材料。

不过，目前用于将磁性材料集成到封装中的衬底制造工艺导致与诸如除胶渣、无电镀、闪光蚀刻、软蚀刻、表面精整等湿法化学过程的相互作用。具体而言，加工环境与磁性填料(例如，fe填料)消极地相互作用。例如，加工环境可能与磁性材料相互作用并导致腐蚀。此外，磁性填料可能浸入化学浴中并降低浴槽的寿命和化学性能。

附图说明

图1是根据实施例的具有由磁体围绕的电感器迹线的封装的截面图示。

图2是根据实施例的具有由第一磁体和第二磁体围绕的电感器迹线的封装的截面图示。

图3a是根据实施例的虚设芯的截面图示。

图3b是根据实施例的在虚设芯之上设置电感器迹线和柱之后的截面图示。

图3c是根据实施例的在柱之间并在电感器迹线之上设置磁体之后的截面图示。

图3d是根据实施例的在磁体之上设置第一电介质层之后的截面图示。

图3e是根据实施例的在第一电介质层之上设置第二电介质层之后的截面图示。

图3f是根据实施例的在第二电介质层之上设置阻焊剂层之后的截面图示。

图3g是根据实施例的在去除虚设芯之后的截面图示。

图3h是根据实施例的在去除牺牲导电特征之后的截面图示。

图3i是根据实施例的在围绕电感器迹线设置磁体的第二部分之后的截面图示。

图4a是根据实施例的设置在封装衬底之上的第一迹线的截面图示。

图4b是根据实施例的在衬底之上设置第一电介质层之后的截面图示。

图4c是根据实施例的在第一电介质层之上设置柱之后的截面图示。

图4d是根据实施例的在柱之间设置第一磁体之后的截面图示。

图4e是根据实施例的在设置第二电介质层并利用第一磁体的表面对第二电介质层进行平面化之后的截面图示。

图4f是根据实施例的在第一磁体之上设置阻挡层并在阻挡层之上设置电感器迹线之后的截面图示。

图4g是根据实施例的在阻挡层之上设置阻焊剂层之后的截面图示。

图4h是根据实施例的在阻焊剂层中制造开口之后的截面图示。

图4i是根据实施例的在电感器迹线之上设置第二磁体之后的截面图示。

图5是根据实施例的在封装衬底中包括嵌入式磁性材料的电子封装的截面图示。

图6是根据实施例构建的计算装置的示意图。

具体实施方式

本文描述的是具有磁性材料的电子封装和形成这种封装的方法。在以下描述中，将使用本领域技术人员常用的术语描述例示性实施方式的各方面以向本领域其他技术人员传达其工作的实质。不过，对本领域的技术人员而言显而易见的是，可以仅利用所述方面中的一些来实践本发明。出于解释的目的，阐述了具体的数量、材料和配置，以便提供对例示性实施方式的透彻理解。不过，对本领域技术人员将显而易见的是，可以在没有具体细节的情况下实践本发明。在其他实例中，省略或简化了公知的特征，以便不使例示性实施方式难以理解。

各种操作将被按次序描述为多个分立操作，以使其对理解本发明最有帮助，不过，不应将描述的次序解释为暗示这些操作必然取决于次序。具体而言，不需要按照呈现的次序执行这些操作。

如上所述，由于磁性材料(例如，铁、含铁的合金和其他铁磁颗粒或元素)浸入处理浴槽并发生腐蚀，因此在有机封装的制造中包含磁性材料当前是有问题的。因此，当前不可能将受益于使用磁性材料的诸如电感器的部件集成到有机衬底中。

不过，本文描述的实施例提供了允许将磁性材料集成到有机封装中的处理方法。具体而言，实施例包括嵌入磁性材料，以使得磁性材料不暴露于其中磁性材料的浸入有害的处理环境。例如，实施例包括嵌入磁性材料，以使得磁性材料不暴露于具有可能被浸入的磁性材料不利地改变的化学品的处理环境，所述化学品例如无电镀浴、除胶渣浴、减法蚀刻浴等。由于磁性材料与这种环境隔离，因此不需要重新设计处理浴槽的化学品或提供用于处理磁性材料的专用处理浴槽。

现在参照图1，示出了根据实施例的具有由磁体125围绕的电感器120的电子封装100。在例示的实施例中，电子封装100可以包括一个或多个电介质层140和150。在实施例中，第一电介质层140和第二电介质层150可以是任何适当的有机电介质材料，例如积聚膜。在实施例中，电介质层140和150可以是无芯电子封装100的部分，或者电介质层140和150可以是有芯的电子封装100的部分。

在实施例中，无源器件120可以被集成到一个或多个电介质层140和150中。在实施例中，诸如电感器的无源器件120被集成到第一电介质层140中。在例示的实施例中，无源器件120可以包括由磁体包围的电感器迹线123。在实施例中，电感器迹线123可以具有处于一个或多个表面之上的阻挡层119。例如，阻挡层119可以包括金属阻挡层(例如，nipdau)和/或有机表面保护(osp)材料。可以利用与用于在第一电介质层140中形成第一导电层111相同的处理操作来形成电感器迹线123。因此，电感器迹线123的厚度和第一导电层111的厚度可以大体上相同。此外，电感器迹线123的表面可以与形成在第一导电层111之上的导电柱112的底表面大体上共面。如本文所用，大体上共面的表面是+/-5微米内的表面。在实施例中，电感器120可以包括传输线电感器、螺旋电感器或螺线管电感器。

在实施例中，磁体125可以具有至少部分地由第一导电层111和柱112限定的几何形状。在实施例中，磁体125可以形成在相邻的柱112之间。磁体125可以具有与柱112的表面接触的侧壁175和174。因此，侧壁175和174可以具有与柱112的轮廓相同的轮廓。例如，侧壁175和174可以是大体上竖直的。如本文所使用的，大体上竖直的侧壁是与下层正交的+/-5°内的侧壁。应当认识到，柱112还可以包括可以限制磁体125的任何特征。例如，柱112还可以指壁、块、圆形垫等。

在实施例中，磁体125还可以与第一导电层111共形。磁体可以包括形成在第一导电层111之上的第一台阶表面171。这样一来，第一台阶表面171可以与电感器迹线123的表面大体上共面。在实施例中，磁体125还可以包括第二台阶表面172。第二台阶表面172可以位于第一台阶表面171和第二主表面173之间。在实施例中，第二台阶表面172可以与第一电介质层140的表面大体上共面。在实施例中，第一主表面126可以在柱112的顶表面152下方。在实施例中，第一电介质层140的一部分可以被形成为与磁体的第一主表面126直接接触。

在实施例中，电子封装100可以包括形成在第二电介质层150中和/或之上的导电过孔和迹线113、114。在实施例中，阻焊剂层160可以形成在第二电介质层150之上。在实施例中，可以将开口115制作到阻焊剂层160中，以暴露导电迹线114的部分。在实施例中，暴露的部分114可以包括表面保护层118。

现在参照图2，示出了根据实施例的电子封装200的截面图示，该电子封装200包括由第一磁体225和第二磁体227围绕的无源器件220。在实施例中，电子封装200可以包括芯201，或者电子封装200可以是无芯的。在实施例中，电子封装可以包括第一电介质层240和第二电介质层250。在实施例中，可以在第一电介质层中并穿过第一电介质层形成导电迹线211和过孔212。在实施例中，无源器件220可以包括电感器。在实施例中，电感器220可以包括传输线电感器、螺旋电感器或螺线管电感器。

在实施例中，无源器件可以包括形成在第二电介质层250中的第一磁体225。在实施例中，第一磁体225可以形成在导电迹线213之上形成的柱214之间。在实施例中，第一磁体225具有的厚度可以大体上等于第二电介质层250的厚度。在实施例中，第一磁体225可以具有与柱214接触的大体上竖直的侧壁274和275。应当认识到，柱214还可以包括可以限制第一磁体225的任何特征。例如，柱214还可以指壁、块、圆形垫等。

在实施例中，阻挡层245可以设置在第一磁体和第二电介质层250的表面之上。阻挡层245可以是将第一磁体225与湿法处理化学品隔离的材料。在实施例中，阻挡层245是电介质材料。为了向电感器220提供改进的q值，可以使阻挡层245的厚度t最小化。在实施例中，阻挡层245的厚度t可以小于10μm。在实施例中，阻挡层245的厚度t可以小于5μm。

在实施例中，电感器迹线223可以直接形成在阻挡层245之上。在实施例中，电感器迹线223可以与导电层216同时形成。这样一来，导电层216可以具有与电感器迹线223的厚度大体上相同的厚度。在实施例中，表面保护层219可以形成在电感器迹线223和导电层216之上。例如，表面保护层219可以包括金属阻挡层(例如，nipdau)和/或osp材料。

在实施例中，阻焊剂层260可以形成在阻挡层245之上。可以穿过阻焊剂层260形成阻焊剂开口290。在实施例中，阻焊剂开口290中的一个可以形成在电感器迹线223之上。第二磁体227可以设置在开口中并围绕表面电感器迹线223。这样一来，第二磁体227可以包括与阻焊剂开口290的形状共形的侧壁。例如，第二磁体227的侧壁可以是锥形的。在实施例中，第二磁体227具有的宽度w2可以小于第一磁体的宽度w1。在实施例中，第二磁体227具有的厚度可以大于阻焊剂层260的厚度。在一些实施例中，第二磁体227的一部分可以形成在阻焊剂层260的顶表面之上。

现在参照图3a-图3i，示出了根据实施例的描绘用于形成具有被磁体包围的无源器件的电子封装的工艺的一系列截面图示。现在参考图3a，示出了根据实施例的虚设芯305的截面图示。在实施例中，虚设芯305可以包括形成在表面之上的一个或多个膜306和307。例如，膜可以是导电材料，诸如铜。

现在参考图3b，示出了根据实施例的在形成导电层之后的截面图示。在图3b-3i中，仅示出了虚设芯305的单侧。不过，应当认识到，类似的结构可以形成在虚设芯305的两侧上。在实施例中，牺牲层310可以形成在膜307上。阻挡层319可以形成在牺牲层310之上。例如，阻挡层319可以是在用于去除牺牲层310的后续操作中充当蚀刻停止层的材料。例如，牺牲层310可以是铜，并且阻挡层319可以是镍。在实施例中，阻挡层319还可以包括金属阻挡层(例如，nipdau)和/或osp材料。

在实施例中，第一导电层311可以形成在阻挡层319之上。在形成第一导电层311的同时，电感器迹线323可以形成在阻挡层319之上。由于第一导电层311和电感器迹线323利用相同的工艺形成，因此它们可以具有大体上相同的厚度。在实施例中，柱312然后可以形成在第一导电层311之上。根据实施例，柱可以是光刻限定的柱。这样一来，柱312的侧壁可以是大体上竖直的。应当认识到，柱312还可以包括能限制接下来沉积的磁体的任何特征。例如，柱312还可以指壁、块、圆形垫等。

现在参考图3c，示出了根据实施例的在电感器迹线323之上设置磁体325之后的截面图示。在实施例中，磁体325可以利用印刷工艺设置在电感器迹线323之上。柱312的存在允许限制印刷的磁体325。这样一来，印刷的准确度并不重要。

在实施例中，磁体325可以围绕电感器迹线323的表面。例如，磁体325可以与电感器迹线的第一表面331和侧壁表面332直接接触。在实施例中，电感器迹线的第一表面331可以与第一柱表面353大体上共面。在实施例中，磁体325的第一主表面326可以在柱312的第二表面352下方。

现在参考图3d，示出了根据实施例的在磁体之上设置第一电介质层340之后的截面图示。在实施例中，第一电介质层340可以被层合并利用柱312被平面化。因此，第一电介质层340的顶表面341可以与柱312的第二表面352大体上共面。

现在参考图3e，示出了根据实施例的在形成第二电介质层350之后的截面图示。在实施例中，第二电介质层350可以被层合在第一电介质层340之上。在实施例中，导电过孔313和迹线314可以利用电子封装中典型的图案化工艺形成在第二电介质层350中和之上。应当认识到，磁体325由第一电介质层340保护以免受用于形成过孔313和迹线314的处理化学品的影响。

现在参考图3f，示出了根据实施例的在形成阻焊剂层360并对阻焊剂层360进行图案化之后的截面图示。在实施例中，阻焊剂层360可以形成在第二电介质层350之上。可以穿过阻焊剂层360形成开口315。在实施例中，可以在由开口315暴露的电感器迹线314之上形成表面保护层318。

现在参考图3g，示出了根据实施例的在去除虚设芯之后的截面图示。在实施例中，去除虚设芯305可以留下膜307。

现在参考图3h，示出了根据实施例的在去除膜307和牺牲层310之后的截面图示。在实施例中，牺牲部分的去除可以包括将磁体325的部分暴露于湿法蚀刻化学品。不过，应当认识到，仅暴露了磁体325的相对小的部分。这样一来，浴槽的污染可能是最小的。如果污染太大，则可以使用专用浴槽来去除牺牲层310。如图3h所示，去除牺牲层310导致磁体325的侧壁表面361被暴露。在实施例中，侧壁表面361可以与第一导电层311的侧壁表面362大体上共面。

现在参考图3i，示出了根据实施例的在电感器迹线323的底表面之上设置磁体327的第二部分之后的截面图示。在实施例中，可以利用印刷工艺设置磁体327的第二部分。在实施例中，磁体327的第二部分接触形成在电感器迹线323之上的阻挡层319。磁体327的第二部分的添加可以导致形成多个台阶表面的磁体(即，组合的部分325和327)。在实施例中，可以在磁体325的第一部分中形成第一台阶371。第一台阶可以与第一导电层311接触。在实施例中，第二台阶372可以形成在第一磁性部分325和第二磁性部分327之间的接合处。在例示的实施例中，第二磁性部分327的表面373是大体上平面的。不过，应当认识到，由于印刷工艺，表面373可以是非平面的。在实施例中，电感器320可以包括传输线电感器、螺旋电感器或螺线管电感器。

现在参照图4a-图4i，示出了根据实施例的用于形成具有被磁性材料包围的无源器件的电子封装的工艺的一系列截面图示。

现在参考图4a，示出了根据实施例的具有形成于衬底401之上的导电迹线411的衬底401的截面图示。在实施例中，衬底401可以是电子封装的芯。在实施例中，衬底401可以是下层电介质层，例如积聚层。在实施例中，可以利用任何适当的工艺形成导电迹线411。虽然仅示出了形成在衬底401的顶表面之上的结构，但是应当认识到，如在面板处理中常见的，大体上类似的结构可以形成在衬底401的相对表面上。

现在参考图4b，示出了根据实施例的在形成具有导电特征412和413的第一电介质层440之后的截面图示。在实施例中，第一电介质层可以层合在衬底401之上。在实施例中，可以利用诸如半加法工艺(sap)等典型的封装处理操作形成过孔412和导电迹线413。

现在参考图4c，示出了根据实施例的在形成柱414之后的截面图示。在实施例中，柱414可以利用光刻工艺形成。因此，柱414可以形成有大体上竖直的侧壁。应当认识到，柱412还可以包括能够限制接下来沉积的磁体的任何特征。例如，柱412还可以指壁、块、圆形垫等。

现在参考图4d，示出了根据实施例的在第一电介质层440之上设置第一磁体425之后的截面图示。在实施例中，第一磁体425可以利用印刷工艺设置在柱425之间。这样一来，第一磁体425可以包括与柱414接触并且大体上竖直的侧壁474和475。由于柱412充当边界，因此印刷工艺不需要高准确度。

现在参考图4e，示出了根据实施例的在形成第二电介质层450并对其平面化之后的截面图示。在实施例中，第二电介质层可以被层合并利用柱412和第一磁体425的顶表面被平面化。这样一来，第一磁体425的表面426、柱414的表面454和第二电介质层450的表面451可以全部彼此大体上共面。

现在参考图4f，示出了根据实施例的在形成阻挡层445并且在阻挡层之上形成电感器迹线423之后的截面图示。在实施例中，阻挡层445可以被层合在第一磁体425、柱414和第二电介质层450之上。为了改进接下来形成的电感器的q值，阻挡层445可以形成为具有小于10μm的厚度t。在实施例中，厚度t可以小于5μm。实施例可以包括是层合在下面的层之上的电介质层的阻挡层445。

阻挡层445保护下面的第一磁体425以免受到可以用于形成诸如电感器迹线423和其他导电迹线416的上述层的湿化学品的影响。此外，可以利用诸如激光打孔和镀敷的工艺穿过阻挡层445形成过孔415。还防止了激光打孔的过孔的去胶渣通过阻挡层445与第一磁体425相互作用。

现在参考图4g，示出了根据实施例的在阻挡层445、电感器迹线423和其他迹线416之上形成阻焊剂层460之后的截面图示。如本领域中所公知的，阻焊剂层460可以层合在下面的层之上。

现在参考图4h，示出了根据实施例的在阻焊剂460中形成开口490之后的截面图示。在实施例中，开口490可以形成在电感器迹线423之上。在实施例中，表面保护层419可以形成在暴露的迹线419和电感器迹线423之上。例如，表面保护层419可以包括金属阻挡层(例如，nipdau)和/或osp材料。

现在参考图4i，示出了根据实施例的在电感器420的电感器迹线423之上设置第二磁体427之后的截面图示。在实施例中，可以利用印刷工艺在开口490上设置第二磁体427。这样，电感器迹线423可以仅利用形成在第一磁体425和第二磁体425的部分之间的薄阻挡层445而形成在第一磁体425和第二磁体425的部分之间。因此，电感器420可以具有高q值而不将任何磁性材料暴露于湿化学品。在实施例中，电感器420可以包括传输线电感器、螺旋电感器或螺线管电感器。

现在参考图5，示出了根据实施例的封装系统580的截面图示。在实施例中，封装系统580可以包括利用焊料凸块543电耦合到封装衬底570的管芯540。在附加的实施例中，管芯540可以利用诸如引线接合等任何适当的互连架构而电耦合到封装衬底570。封装衬底570可以利用焊料凸块573或诸如引线接合等任何其他适当的互连架构而电耦合到诸如印刷电路板(pcb)的板585。

在实施例中，类似于上述实施例的电感器520可以被集成到封装衬底570或板585中、或封装衬底570和板585中。实施例包括形成到封装衬底570和板585中的任何数量的电感器520。例如，多个电感器520可以被集成到封装衬底570或板585的电路中或者集成到封装衬底570和板585中，以用于功率管理、滤波或任何其他期望的用途。

图6示出了根据本发明的一种实施方式的计算装置600。计算装置600容纳板602。板602可以包括许多部件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理和电耦合到板602。在一些实施方式中，至少一个通信芯片606也物理和电耦合到板602。在其他实施方式中，通信芯片606是处理器604的部分。

这些其他部件包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、压缩磁盘(cd)、数字多用盘(dvd)等)。

通信芯片606能够实现用于向和从计算装置600传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语不暗示相关联装置不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片606可以实施若干无线标准或协议中的任何标准或协议，包括但不限于wi-fi(ieee802.11系列)、wimax(ieee802.16系列)、ieee802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物、以及被指定为3g、4g、5g和更高版本的任何其他无线协议。计算装置600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于诸如wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片606可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do或其他的较长距离无线通信。

计算装置600的处理器604包括封装于处理器604内的集成电路管芯。根据本发明的一些实施方式，处理器的集成电路管芯可以被通信地耦合到有机电子封装，该有机电子封装包括根据本文所述的实施例的由磁性材料围绕的电感器。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。

通信芯片606还包括封装于通信芯片606内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯可以被通信地耦合到有机电子封装，该有机电子封装包括根据本文所述的实施例的由磁性材料围绕的电感器。

本发明所例示的实施方式的以上描述，包括在摘要中描述的内容，并非旨在是穷尽的或将本发明限制为所公开的精确形式。尽管出于例示性目的在本文中描述了本发明的具体实施方式和示例，但相关领域的技术人员将认识到，在本发明的范围内，各种等价修改都是可能的。

考虑到以上具体实施方式，可以对本发明做出这些修改。以下权利要求中使用的术语不应被解释成将本发明限制于说明书和权利要求中所公开的具体实施方式。相反，本发明的范围要完全由以下权利要求确定，权利要求要根据权利要求解释所建立的原则来解释。

示例1包括一种电感器，其包括：电感器迹线；以及围绕所述电感器迹线的磁体，其中，所述磁体包括第一台阶表面和第二台阶表面。

示例2包括示例1的电感器，其中，电感器被集成到封装衬底中。

示例3包括示例1或示例2的电感器，还包括：被嵌入在封装衬底内的柱，其中，磁体接触所述柱的表面。

示例4包括示例1-3的电感器，还包括：第一导电层，所述第一导电层与每一个所述柱的表面接触，其中，第一台阶表面与第一导电层的表面大体上共面。

示例5包括示例1-4的电感器，其中，第一导电层与电感器迹线的厚度大体上相同。

示例6包括示例1-5的电感器，其中，所述柱具有大体上竖直的侧壁。

示例7包括示例1-6的电感器，其中，电感器迹线的表面与柱的第一表面大体上共面。

示例8包括示例1-7的电感器，其中封装衬底是无芯封装衬底。

示例9包括示例1-8的电感器，其中电感器是传输线电感器、螺旋电感器或螺线管电感器。

示例10包括一种电感器，其包括：阻挡层；处于阻挡层的第一表面之上的电感器迹线；处于阻挡层的第一表面和电感器迹线之上的第一磁体；以及处于阻挡层的与第一表面相对的第二表面之上的第二磁体，其中第二磁体的宽度大于第一磁体的宽度。

示例11包括示例10的电感器，其中，第二磁体的侧壁是大体上竖直的。

示例12包括示例10或示例11的电感器，其中，第二磁体的侧壁包括阶梯式表面。

示例13包括示例10-12的电感器，其中，第一磁体的侧壁是锥形的。

示例14包括示例10-13的电感器，其中，阻挡层小于大约5μm。

示例15包括示例10-14的电感器，其中，电感器被集成到封装衬底中。

示例16包括示例10-15的电感器，其中，柱形成到封装衬底中，并且其中，第二磁体的侧壁接触所述柱。

示例17包括示例10-16的电感器，其中，封装衬底是无芯衬底。

示例18包括示例10-17的电感器，其中，封装衬底包括芯。

示例19包括示例10-18的电感器，其中，电感器是传输线电感器、螺旋电感器或螺线管电感器。

示例20包括一种电子封装，其包括：印刷电路板(pcb)；电耦合到pcb的封装衬底；以及电耦合到封装衬底的集成电路，其中，电感器被集成到pcb或封装衬底中，其中，电感器包括：电感器迹线；以及围绕电感器迹线的磁体，其中，磁体包括阶梯式表面。

示例21包括示例20的电子封装，还包括接触磁体的侧壁表面的柱。

示例22包括示例20或示例21的电子封装，还包括：第一导电层，所述第一导电层与每一个所述柱的表面接触，其中，磁体的第一台阶表面与第一导电层的表面大体上共面。

示例23包括示例20-22的电子封装，还包括：阻挡层，其中，电感器迹线接触阻挡层的表面。

示例24包括示例20-23的电子封装，还包括形成在阻挡层的与电感器迹线相对的表面上的第二磁体。

示例25包括示例20-24的电子封装，其中，阻挡层的厚度为大约5μm或更小。