具有深载流子气接触结构的高电子迁移率晶体管的制作方法

在各种各样的应用中使用半导体晶体管，尤其是场效应控制的开关器件，诸如misfet（金属绝缘体半导体场效应晶体管），以下也被称为mosfet（金属氧化物半导体场效应晶体管）和hemt（高电子迁移率场效应晶体管）（也被认为是异质结构fet（hfet）和调制掺杂fet（modfet））。hemt是在具有不同带隙的两种材料（诸如gan和algan）之间具有结的晶体管。在基于gan/algan的hemt中，在algan势垒层（barrierlayer）与gan沟道层之间的界面处出现二维电子气（2deg）。在hemt中，2deg形成器件的沟道。可以利用类似的原理来选择沟道和势垒层，其形成作为器件的沟道的二维空穴气（2dhg）。2deg或2dhg通常被称为二维载流子气。在没有进一步措施的情况下，异质结配置导致自传导（即，常开型）晶体管。必须采取措施来防止hemt的沟道区在缺乏正栅极电压的情况下处于导电状态。

由于异质结配置中的二维载流子气的高电子迁移率，hemt与很多常规的半导体晶体管设计相比提供了高传导和低损耗。例如，这些有利的传导特性使得hemt在应用中是合期望的，该应用包括但不限于在电源和电源转换器、电动汽车、空调中，以及在消费者电子器件中作为开关来使用。

hemt可以包括：在异质结构部分的下面，即，在沟道层的下面的所谓的背势垒区。背势垒区可以由具有与沟道区不同的带隙的iii-v型半导体形成，例如在gan沟道区的情况下为algan。背势垒区被用来增加器件沟道中的电子限制，并且因此改变器件的阈值电压。在curatola的美国申请15/352,115中公开了具有背势垒区的hemt的示例，该美国申请的内容在此通过引用整体地结合于本文。

尽管背势垒区可以改善hemt的性能，但是关于包括背势垒区的hemt的设计的一个问题是：由于沟道和背势垒区材料之间的带隙中的差异，在沟道与背势垒区之间的界面处形成二次本征二维载流子气（例如，2dhg）。该二次本征二维载流子气在器件中形成电浮置沟道，其可能不利地影响器件可靠性。

技术实现要素：

公开了一种形成半导体器件的方法。根据实施例，该方法包括：提供异质结半导体本体。该异质结半导体本体包括：iii-v型半导体背势垒区；iii-v型半导体沟道层，其形成在背势垒区上并且具有与背势垒区不同的带隙；以及iii-v型半导体势垒层，其形成在沟道层上并且具有与势垒层不同的带隙。第一二维载流子气处于沟道与势垒层之间的界面处。第二二维载流子气被布置在第一二维载流子气下方。在异质结半导体本体中形成深接触结构。该深接触结构延伸穿过沟道层，并且与第二二维载流子气形成界面。深接触结构包括第一接触材料，该第一接触材料在与第二二维载流子气的界面处为第二二维载流子气的多数载子提供导电路径。

公开了一种半导体器件。根据实施例，该半导体器件包括异质结半导体本体。该异质结半导体本体包括：iii-v型半导体背势垒区；iii-v型半导体沟道层，其形成在背势垒区上并且具有与势垒区不同的带隙；以及iii-v型半导体势垒层，其形成在沟道层上并且具有与势垒层不同的带隙。第一二维载流子气形成在沟道与势垒层之间的界面处。第二二维载流子气被布置在第一二维载流子气下方。深接触结构形成在异质结半导体本体中。深接触结构延伸穿过该沟道层，并且与第二二维载流子气形成界面。深接触结构包括第一接触材料，该第一接触材料在与第二二维载流子气的界面处为第二二维载流子气的多数载子提供导电路径。

根据另一实施例，半导体器件包括异质结半导体本体。该异质结半导体本体包括：iii-v型半导体背势垒区，形成在背势垒区上的iii-v型半导体沟道层，以及形成在沟道层上的iii-v型半导体势垒层。二维电子气形成在势垒与沟道层之间的界面处。二维空穴气被布置在二维电子气下方。导电的源电极和漏电极形成在异质结半导体本体上并且与二维电子气欧姆接触。栅极结构形成在异质结半导体本体上，并且被配置成通过控制二维电子气的导电状态来控制源电极和漏电极之间的导电连接。深接触结构形成在异质结半导体本体中。该深接触结构提供电连接，该电连接将二维空穴气中的空穴的电位设定成源电极的电位。

附图说明

附图的元件相互之间无需是按比例的。相同的附图标记标明对应的类似部分。各种所图示的实施例的特征可以组合，除非它们相互排斥。在附图中描绘并且以下在说明书中详细描述实施例。

图1图示了根据实施例的具有深接触结构的半导体器件。

图2图示了根据另一实施例的具有深接触结构的半导体器件。

图3图示了根据另一实施例的具有深接触结构的半导体器件。

图4图示了根据实施例的在形成半导体器件的方法中提供异质结构半导体本体。

图5图示了根据实施例的在形成半导体器件的方法中在异质结构半导体本体中形成接触沟槽。

图6图示了根据实施例的在形成半导体器件的方法中在异质结构半导体本体上形成掺杂的半导体层和金属层。

图7图示了根据实施例的在形成半导体器件的方法中结构化掺杂的半导体层和金属层。

图8图示了根据实施例的在形成半导体器件的方法中在结构化的区上形成第一介电层。

图9图示了根据实施例的在形成半导体器件的方法中图案化第一介电层以形成接触开口。

图10图示了根据实施例的在形成半导体器件的方法中在接触开口中形成第一和第二输入-输出电极。

具体实施方式

根据本文中描述的实施例，可以被配置为hemt的半导体器件包括深接触结构，该深接触结构与器件的一个或多个次级二维空穴气（2deg）直接接合。该次级二维空穴气位于形成了器件的沟道的初级二维电子气（2deg）下方。该深接触结构在器件的输入-输出端子（例如，源极端子）与次级二维空穴气之间提供导电连接。因此，该深接触结构将（一种或多种）次级二维空穴气设定成固定的电位，例如源极电位。这改善了器件的可靠性和动态性能。特别地，提供了针对在（一种或多种）次级二维空穴气的空穴与二维电子气的电子之间的电子-空穴复合的导电路径。因此，与具有浮置的（一种或多种）次级二维空穴气的器件相比，电子-空穴复合效应被显著改善。此外，通过将（一种或多种）次级二维空穴气的电位设定成匹配源极电位，可以避免在器件下面的潜在危险的电梯度。另外，在从off转变到on期间，该第一和第二输入-输出电极之间的二维电子气的载流子密度减小。因此，改善了器件（例如，rdson）的动态性能。

深接触结构可以由半导体材料或金属形成。在用于形成深接触结构的有利方法中，单外延半导体层被用来形成深接触结构和被用来提供常关器件的栅极结构的一部分。

参照图1，根据实施例描绘了半导体器件100。半导体器件100包括异质结半导体本体102。异质结半导体本体102包括背势垒区104，形成在背势垒区104上的沟道层106，以及形成在沟道层106上的势垒层108。势垒层108具有与沟道层106不同的带隙。由于带隙中的该差异，第一二维载流子气110在沟道层106与势垒层108之间的界面附近本征地出现。此外，背势垒区104的材料具有与沟道层106的材料不同的带隙。由于带隙中的该差异，第二二维载流子气112在沟道层106与背势垒区104之间的界面附近本征地出现。第二二维载流子气112具有与第一二维载流子气110相反的多数载子类型。例如，在第一二维载流子气110是二维电子气（2deg）的情况下，第二二维载流子气112是二维空穴气（2dhg），以及反之亦然。

一般而言，沟道层106和势垒层108可以由其中带隙可以被操纵以形成第一二维载流子气110的任何半导体材料形成。该材料的示例包括iii-v型半导体材料（例如，氮化镓、砷化镓等），其中金属元素（例如，铝、铟等）被引入到材料中以调整带隙。对背势垒区104的材料属性（例如，厚度、带隙等）进行选择以增加第一二维载流子气110中的载流子限制并且防止穿过异质结半导体本体102的下面的区的器件漏电（leakage）。

异质结半导体本体102附加地包括过渡区114和基底衬底116。过渡区114形成在基底衬底116上，并且背势垒区104形成在过渡区114上。基底衬底116包括：适合于外延生长技术的半导体材料，例如，硅、碳、碳化硅、蓝宝石等。过渡区114是所谓的晶格过渡区114，其被配置成减轻机械应力，该机械应力可归于基底衬底116的iv型半导体材料（例如，硅）与沟道层106和势垒层108的iii-v型半导体材料（例如，gan、algan）之间的晶格失配。例如，过渡区114可以包括iii-v型半导体材料、金属层和电绝缘体。此外，过渡区114的金属浓度可以以减轻机械应力的方式改变，例如，具有随着从基底衬底116移开而降低的金属浓度。

根据实施例，异质结半导体本体102是氮化镓（gan）基半导体本体。在该实施例中，基底衬底116由诸如硅晶片之类的商业上可得的批量晶片提供。此外，在该实施例中，过渡区114包括氮化铝镓（algan），该氮化铝镓具有随着从基底衬底116移开而逐渐减少的铝含量。替换地，过渡区114可以包括在多个gan层或gan基的层之间周期性插入的氮化铝（aln）层。此外，在该实施例中，背势垒区104可以是具有在2％与10％之间的均匀铝含量（在工艺能力范围内）的氮化铝镓（algan）的区，例如，遍及整个背势垒区104。此外，在该实施例中，沟道层106可以是纯的或基本上纯的gan的本征层。替换地，沟道层106可以包括具有非常低的al含量（例如，少于10％）的algan，并且此外或替换地，可以包括掺杂剂原子（诸如例如，碳或铁）。此外，在该实施例中，势垒层108可以是algan的层，其具有比沟道层106更高的al含量（例如，大于10％、15％、20％等）。

半导体器件100附加地包括：第一导电输入-输出电极118和第二导电输入-输出电极120。第一和第二输入-输出电极118、120都形成在势垒层108之上。第一和第二输入-输出电极118、120可以包括金属（例如镍、铜、钛、其合金）、金属氮化物（例如，aln、tin）和高掺杂半导体（例如，多晶硅）。

第一和第二输入-输出电极118、120二者都与第一二维载流子气110形成欧姆接触。这可以通过第一和第二输入-输出电极118、120与第一二维载流子气110之间的直接物理接触来提供。然而，如图1中所示，第一二维载流子气110与第一和第二输入-输出电极118、120之间的直接物理接触不是必需的。

半导体器件100进一步包括栅极结构122。栅极结构122形成在第一和第二输入-输出电极118、120之间的势垒层108上。栅极结构122包括形成在势垒层108的上表面上的第二半导体区124。对第二半导体区124的材料属性（例如，掺杂浓度、厚度等）进行选择，使得第二半导体区124（在缺乏任何外部偏压的情况下）将电场施加到第一二维载流子气110，该电场局部耗尽栅极结构122下面的第一二维载流子气110。

根据实施例，第二半导体区124包括p型gan。栅极结构122进一步包括形成在掺杂的半导体区上的导电栅电极126。栅电极126可以包括金属（例如镍、铜、钛、其合金）、金属氮化物（例如，aln、tin）和高掺杂半导体（例如，多晶硅）。

半导体器件100进一步包括形成在异质结半导体本体102上的第一介电层128。第一介电层128覆盖并且可以直接接触沟道层106，该沟道层106处于栅极结构122与第一输入-输出电极118之间的区中，以及也处于栅极结构122与第二输入-输出电极120之间的区中。适用于第一介电层128的示例性材料包括氮化硅（sin）、二氧化硅（sio2）和氮氧化硅（sioxny），或更一般地，各种各样光致抗蚀剂材料中的任何材料，仅举几个例子。根据实施例，第一介电层128包括si3n4。

根据实施例，半导体器件100被配置为高电子迁移率晶体管，其中第一输入-输出电极118提供了器件的漏极，第二输入-输出电极120提供了器件的源极，以及栅电极126提供了电压控制的栅极端子，其控制器件的源极与漏极端子之间的电连接。第一二维载流子气110用作器件的沟道，并且在第一与第二输入-输出电极118、120之间提供导电连接。将以电压形式的控制信号施加到栅电极126来局部耗尽（或重新填入）第一二维载流子气110，并且因此完成或中断第一与第二输入-输出电极118、120之间的导电连接。由于提供了第二半导体区124，该器件被配置为所谓的“常关”器件。即，在缺乏被施加到栅电极126的电压的情况下，第一与第二输入-输出电极118、120之间的导电连接不存在，并且被施加到栅电极126的足够电压（即，阈值电压vth）使第一二维载流子气110的耗尽区重新填入，并且因此完成第一与第二输入-输出电极118、120之间的导电连接。

半导体器件100附加地包括深接触结构130。深接触结构130在第二二维载流子气112与第二输入-输出电极120之间提供导电连接。由于第一接触材料132与第二输入-输出电极120之间的电连接，为存在于第二二维载流子气112中的多数载子提供低电阻路径来流入和流出第二输入-输出电极120。因此，通过深接触结构130，将第二二维载流子气112的电位设定成第二输入-输出电极120的电位。

深接触结构130包括第一接触材料132，该第一接触材料132延伸穿过势垒层106和沟道层108，并且与第二二维载流子气112直接接合。对第一接触材料132进行选择以允许来自二维载流子气112的空穴容易穿过第一接触材料132与第二二维载流子气112之间的界面。

在一个实施例中，第一接触材料132包括诸如p型gan之类的掺杂的半导体材料。该材料可以被适当地掺杂以向二维载流子气112的多数载子提供低能势垒（例如，不大于0.2ev）。该低能势垒允许二维载流子气112的多数载子（例如，经由热电子发射）穿过沟道层108与第一接触材料132之间的界面。

在另一实施例中，第一接触材料132包括导电金属，该导电金属诸如钨、铝、铜、钛、氮化钛等，及它们的合金。第二二维载流子气112与第一接触材料132之间的非整流结可以通过选择使势垒宽度和/或势垒高度最小化以使得二维载流子气112的多数载子可以（例如，经由热电子发射或隧道效应）穿过界面的材料来实现。

深接触结构130的第一接触材料132电连接第二输入-输出电极120。在所描绘的实施例中，深接触结构130进一步包括：第一导电区134，其形成在第一接触材料132的顶部上并且与第二输入-输出电极120直接接触，因此在深接触结构130与第一接触材料132之间提供电连接。第一导电区134可以包括金属（例如铝、镍、铜、钛、其合金）、金属氮化物（例如，aln、tin）和高掺杂半导体（例如，多晶硅）。更一般地，第一接触材料132可以以任何常规已知的方式电连接到第二输入-输出电极120，并且可以可选地直接接触第二输入-输出电极120。

发明人已经研究了与不包括深接触结构130的各种各样对应的器件设计相比较，深接触结构130的影响。即，发明人比较了将（一种或多种）次级二维载流子气的电位设定成固定电位以允许（一种或多种）次级二维载流子气电气地浮置的影响。在每个器件比较中，包括深接触结构130有益地降低了器件的动态漏源导通电阻（rdson）性能。这归因于下述事实：除了别的以外，深接触结构130为背势垒区104中的自由载子提供用以在器件的开关期间逃逸的源/汇。

参照图2，根据另一实施例描绘了半导体器件100。在具有背势垒区104的配置之例外的情况下，图2的半导体器件100与参照图1描述的半导体器件100相同。在该实施例中，背势垒区104是分级的背势垒区。该背势垒区104可以与curatola的美国申请15/352,115中描述的分级的背势垒区类似或相同。根据该设计，背势垒区104包括：在沟道区106正下方的第一背势垒区103，和在第一背势垒区103下方的第二背势垒区105。第一和第二背势垒区103、105均是具有与彼此不同的带隙的iii-v型半导体材料的区。例如，第一背势垒区103可以是第一层algan，并且第二背势垒区105可以是具有铝含量高于第一背势垒区103的第二层algan。可以在第二背势垒区105下方提供algan（例如，碳掺杂的algan区）（未示出）的特意掺杂的区。由于第一和第二背势垒区103、105的材料配置，两种载流子气形成。第二二维载流子气112形成在沟道区106与第一背势垒区103之间的界面附近。第三二维载流子气113形成在第一背势垒区103与第二背势垒区之间的界面附近。由于第一和第二背势垒区103、105的材料属性，第二二维载流子气112被大部分耗尽，而第三二维载流子气113包含背势垒区104中的多数自由载子。

在该实施例中，深接触结构130被配置成使得第一接触材料132延伸穿过背势垒区104以到达第三二维载流子气113。以这样的方式，可以获得如上文描述的器件的动态漏源导通电阻（rdson）性能方面的有益降低。

参照图3，根据另一实施例描绘了半导体器件100。在具有以下差异的情况下，图3的半导体器件100与参照图1描述的半导体器件100相同。首先，在图3的半导体器件100中，势垒层108被修改成包括较薄部分136和较厚部分138。第二，图3的半导体器件100包括：在栅极结构122与第一输入-输出电极118之间的漏极偏置结构140。第三，在图3的半导体器件100中，第二输入-输出电极120遍布沟道和栅极结构122以形成场板结构。

势垒层108的较薄部分136和较厚部分138横向邻近于彼此，其中具有在较厚部分136与较薄部分138之间提供的过渡142。较薄部分136具有第一厚度，并且较厚部分138具有大于第一厚度的第二厚度。在面向沟道层106的势垒层108的下表面144与跟下表面144相反的势垒层108的上表面146之间测量较薄部分136和较厚部分138的厚度。例如，第二厚度的示例性厚度值（即，较薄部分136的厚度）可以在5-20纳米的范围内。例如，第二厚度的示例性厚度值（即，较厚部分138的厚度）可以在20-50纳米的范围内。根据实施例，较薄部分136和较厚部分138中的一个或其两者沿着这些区的整个横向跨度具有基本上均匀的厚度。即，势垒层108的上表面146在较薄部分136和较厚部分138中的一个或其两者中平行于势垒层108的下表面144延伸。在过渡142处，以相对于较薄部分136中的势垒层108的直接邻接上表面146的斜角来布置势垒层108的上表面146。该斜角可以是垂直角度（即，如描绘的），或者更一般地，可以是任何斜角（例如，30度、45度、60度等）。

栅极结构122形成在处于与较厚部分136和较薄部分138之间的过渡142横向间隔开的位置处的势垒层108的较薄部分136上。第一输入-输出电极118形成在势垒层108的较厚部分138上，并且还可以与较厚部分136和较薄部分138之间的过渡142横向间隔开。在所描绘的实施例中，第二输入-输出电极120形成在势垒层108的第二较厚部分148上，该第二输入-输出电极120具有与势垒层108的较厚部分138（即，第一输入-输出电极118在其上形成的区）相同的厚度。在其他实施例中，第二较厚部分138可以具有不同于第二厚度并且大于第一厚度的第三厚度。在又其他实施例中，第二输入-输出电极120可以形成在势垒层108的较薄部分136上。即，栅极结构122和第二输入-输出电极120两者都可以形成在势垒层108的同一较薄部分136上。

以上文描述的方式对势垒层108进行构造以包括较薄部分136和较厚部分138，以及横向定位栅极结构122、第一输入-输出电极118和第二输入-输出电极120产生了具有有利属性的器件。通过在该较薄部分136上提供栅极结构122，栅极结构122形成在势垒层108的一部分上，该势垒层108的一部分具有在下方的第一二维载流子气110中的降低的载流子密度。因此，通过设定较薄区136和较厚区138的厚度，可以独立地控制阈值电压（vth）和漏源导通电阻（rdson）。此外，由于第一二维载流子气110的降低的载流子密度，因为栅极结构122暴露于较低电场而提供了器件的可靠性。

漏极偏置结构140形成在过渡142与第一输入-输出电极118之间的势垒层108的较厚部分138上。漏极偏置结构140包括：形成在势垒层108的上表面146上的第三半导体区150。第三半导体区150可以包括与第二半导体区132和第一接触材料124（例如，p型gan）相同类型和掺杂浓度的半导体材料。漏极偏置结构140附加地包括第三半导体区150与第一输入-输出电极118之间的导电连接。因此，第三半导体区150被设定成与第一输入-输出电极118相同的电位（例如，漏极电位）。在所描绘的实施例中，漏极偏置结构140包括形成在第三半导体区150的顶部上的第三导电区152。第三导电区152可以包括金属（例如铝、镍、铜、钛、其合金）、金属氮化物（例如aln、tin）和高掺杂半导体（例如，多晶硅）。在所描绘的实施例中，第一输入-输出电极118形成在第三导电区152的一部分上，该第三导电区152的一部分从第一介电层128暴露并且因此直接接触该第三导电区152。因此，第三半导体区150与第一输入-输出电极118之间的电连接由第三导电区152提供。更一般地，第三半导体区150可以以任何常规已知的方式电连接到第一输入-输出电极118，并且可以可选地直接接触第一输入-输出电极118。

在半导体器件100的操作期间，漏极偏置结构140将空穴注入到势垒层108和沟道层106中。这样做，减轻了由电荷俘获和/或晶格缺陷所引起的动态开关损耗。

参照图4-10，示出了根据实施例的用于形成半导体器件100的所选择的过程步骤。结合常规已知的处理方法（未示出），这些步骤可以被用来形成根据参考图1-3所描述的任何一个实施例的半导体器件100。

参照图4，提供异质结构半导体本体102。根据实施例，使用外延生长技术来形成异质结构半导体本体102。根据该过程，最初提供基底衬底116。基底衬底116可以由商业上可得的批量晶片（例如，硅晶片）提供，或者替换地，可以由外延生长的材料提供。在提供基底衬底116之后，成核层（未示出）可以形成在基底衬底116上。该成核层可以是薄的（例如，在数十至数百纳米的范围内）材料层，该材料层有利于在其上生长iii-v型半导体。这样的材料的示例是aln（氮化铝）。在形成了成核层之后，均可以使用外延沉积技术依次形成过渡区114、背势垒区104、沟道层106和势垒层108。在这些层的外延沉积期间，可以控制这些层中的每一层的金属含量和/或掺杂浓度以实现先前所描述的值。在完成过渡区114、背势垒区104、沟道层106和势垒层108中的任何一个之后，可以实行附加的掺杂步骤。

在上文描述的外延生长过程中，势垒层108以均匀的厚度生长。随后，实行进一步处理步骤来构造势垒层108以具有较薄部分136和较厚部分138。

根据一个实施例，被实行来构造势垒层108以具有较薄部分136和较厚部分138的进一步处理步骤包括：掩模蚀刻序列。根据该技术，势垒层108被最初形成为具有与第一厚度相对应的厚度（例如，在约10-50nm之间）。第一掩模（未示出）形成在势垒层108的上表面146上。以较厚部分138的期望的几何形状将第一掩模图案化（例如，使用已知的光刻技术）。第一掩模的材料被配置成允许对势垒层108的蚀刻对于第一掩模是选择性的。用于第一掩模的示例性材料包括氮化硅（sin）、二氧化硅（sio2）和氮氧化硅（sioxny），或者更一般地，各种各样光致抗蚀剂材料中的任何材料，仅举几个例子。在图案化第一掩模之后，实行蚀刻过程来从势垒层108的从第一掩模暴露的部分中去除半导体材料。根据实施例，使用各向异性蚀刻过程（例如，各向异性湿法化学蚀刻过程）来去除半导体材料。实施蚀刻过程直到被蚀刻的区具有第二厚度（例如，在5和20nm之间）为止。

根据另一实施例，被实行来构造势垒层108以具有较薄部分136和较厚部分138的进一步处理步骤包括两步法外延生长过程。根据该技术，最初形成的势垒层108具有第二厚度（例如，在5与10nm之间）。随后，掩模形成在势垒层108的上表面146上并且被图案化以覆盖较薄部分136的期望区域。掩模由外延生长抑制材料（诸如例如二氧化硅（sio2））形成。随后，实行外延沉积过程，由此在势垒层108的未遮盖部分上形成与势垒层108相同的材料（例如，algan）。实行该外延沉积过程直到势垒层108的未遮盖部分具有第一厚度。

参照图5，在已经提供了异质结构半导体本体102之后，形成用于深接触结构130的接触沟槽154。根据实施例，使用掩模蚀刻技术来形成接触沟槽154。根据该技术，第二掩模156形成在势垒层108的上表面146上。用于第二掩模156的示例性材料包括氮化硅（sin）、二氧化硅（sio2）和氮氧化硅（sioxny），或者更一般地，各种各样光致抗蚀剂材料中的任何材料，仅举几个例子。以深接触结构130的期望的几何形状将第二掩模156图案化。在图案化第二掩模156之后，实行蚀刻过程以从势垒层108和沟道层110的部分去除半导体材料。实施蚀刻过程直到接触沟槽154到达背势垒区104为止。

参照图6，在形成接触沟槽154并且去除第二掩模156之后，实行多层沉积步骤。根据该过程，第一层掺杂半导体材料158形成在异质结构半导体本体102的暴露表面上。这可以使用外延生长过程来完成。第一层掺杂半导体材料158具有与第一二维载流子气110的多数载子相反的掺杂类型和与第二二维载流子气112的多数载子相同的掺杂类型。例如，在如之前所描述的algan/gan/algan异质结构半导体本体102的情况下，第一层掺杂半导体材料158包括p型gan。生长第一层掺杂半导体材料158，使得它完全填充接触沟槽154并且覆盖势垒层108的上表面146，该势垒层108包括较薄部分136、较厚部分138和过渡142。第一层掺杂半导体材料158可以具有总（净）掺杂浓度约为1e¹⁹/cm³，其中第一导电类型（例如，p型）掺杂剂的浓度在1e¹⁹/cm³至约1e¹⁷/cm³的范围内。

在形成第一层掺杂半导体材料158之后，第一导电层160形成在第一层掺杂半导体材料158的顶部上。这可以使用诸如无电沉积或电镀之类的沉积技术来完成。第一导电层160的材料对应于如先前所描述的第一导电区134、第二导电区126和第三导电区152的材料，即，铝、镍、铜、钛等、金属氮化物（例如aln、tin等）及其合金。

参照图7，在形成第一层掺杂半导体材料158和第一导电层160之后，实行共同光刻过程以将第一层掺杂半导体材料158和第一导电层160构造成分立的区。根据该技术，第三掩模（未示出）形成在第一导电层160之上，并且以栅极结构122、漏极偏置结构140和深接触结构130的期望的几何形状图案化。随后，实施蚀刻过程，由此第一层掺杂半导体材料158和第一导电层160从第三掩模暴露出的部分被蚀刻掉。该蚀刻过程可以是多步骤过程，由此使用不同的蚀刻剂化学品来去除第一层掺杂半导体材料158和第一导电层160。因此，栅极结构122、漏极偏置结构140与深接触结构130之间的势垒层108的上表面146被暴露。

参照图8，在构造第一层掺杂半导体材料158和第一导电层160之后，形成第一介电层128。例如，这可以使用诸如化学气相沉积（cvd）之类的沉积技术来完成。共形地沉积第一介电层128，以便覆盖栅极结构122、漏极偏置结构140和深接触结构130以及在这些结构之间中的势垒层108的暴露的上表面146。

参照图9，在形成第一介电层128之后，第一介电层128被图案化成包括第一、第二、第三和第四开口162、164、166、168。这可以使用掩模蚀刻技术来完成，由此第四掩模（未示出）被提供在第一介电层128上方，并且以包括第一、第二、第三和第四开口162、164、166、168的期望的几何形状而将其图案化。随后，第一介电层128的暴露的材料被蚀刻掉。第一开口162直接形成在深接触结构130上方。第二开口164暴露了在深接触结构130与栅极结构122之间的势垒层108的上表面146。第三开口166被形成来与漏极偏置结构140部分地重叠，以便暴露第三导电区152的上表面部分和异质结构半导体本体102与漏极偏置结构140紧邻的一部分。第四开口168暴露了处于漏极偏置结构140附近的位置处的势垒层108的上表面146。

参照图10，第二导电层170形成在图案化的第一介电层128上。这可以使用各种各样沉积技术中的任何技术来完成，该沉积技术包括电镀、无电沉积和外延。第二导电层170的材料可以包括金属（例如镍、铜、钛、其合金）、金属氮化物（例如aln、tin）和高掺杂半导体（例如，多晶硅）。

因此，形成第一输入-输出电极118和第二输入-输出电极120。第一输入-输出电极118和第二输入-输出电极120分别接触第三导电区152和第一导电区134，并且因此在两者之间形成直接电连接。通过在另一个横截面视图的另一个横截面区中形成另一个开口（未示出）并且在该另一个开口中沉积该第二导电层170，可以由第二导电层170形成栅极连接垫。

参照图4-10描述的技术图示了用于形成参照图3描述的半导体器件100的示例，该半导体器件100包括具有较薄部分136和较厚部分138的结构化势垒层。对应的半导体器件100不包括这些特征中的任何一个或两个，可以通过省略相关步骤（例如，参照图3描述的iii-v型半导体层的进一步处理）和/或通过适当地实行用以省略这些结构的光刻步骤（例如，参照图6描述的掩模沉积和蚀刻步骤）来形成不包括这些特征中的任一个或两者的对应的半导体器件100。

上文描述的处理步骤有利地提供了用于形成半导体器件100的可靠且有成本效益的方法。该方法的一个特定优点是通过使用共同光刻步骤一起形成器件特征中的若干个来降低过程复杂性。特别地，如参照图6-7描述的，深接触结构130、栅极结构122和漏极偏置结构140通过共同过程形成，由此，使用单层掺杂的iii-v型半导体材料和单层导电材料来分别形成用于这些结构中的每一个的掺杂半导体区和金属区，并且单个掩模被用来限定这些特征中的每一个。

在上文描述的实施例中，过渡区114、背势垒区104、沟道层106和势垒层108分别被描述为algan、algan、algan和algan的区。这些材料仅用于说明性目的。更一般地，iii-v半导体材料的各种各样的组合中的任何组合可以被用来提供本文中所描述的器件概念。用于这些区的这些iii-v半导体材料的示例包括任何iii族氮化物基化合物半导体材料。例如，gan可以与algan或ingan组合以形成电子气反转区作为沟道。半导体器件100可以具有alinn/aln/gan势垒/垫片/沟道层结构。一般而言，常关化合物半导体晶体管可以使用任何合适的iii族氮化物技术来实现，该iii族氮化物技术诸如gan，其允许由于压电效应所导致的相反极性反转区的形成。从广义上讲，本文中描述的化合物半导体晶体管可以由任何二元、三元或四元iii族氮化物化合物半导体材料形成，其中压电效应为器件概念负责。

术语hemt通常也被称为hfet（异质结构场效应晶体管）、modfet（调制掺杂fet）和mesfet（金属半导体场效应晶体管）。术语hemt、hfet、mesfet和modfet在本文中可互换地被用来指代任何iii族氮化物基化合物半导体晶体管，其包含具有不同带隙的两种材料之间的结（即，异质结）作为沟道。

如在该说明书中采用的，术语“耦合”和/或“电耦合”并不意味着元件必须直接耦合在一起——可以在“耦合的”或“电耦合的”元件之间提供中间元件。术语“电连接”意图描述被电连接在一起的元件之间的低欧姆电连接，例如，经由金属和/或高掺杂半导体的连接。

如本文中使用的，术语“具有”、“包含”、“包括”、“由……组成”等等是开放式术语，其指示存在所陈述的元件或特征，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另行明确指示的。

考虑到上述变化和应用的范围，应当理解的是，本发明不限于前述描述，也不受限于附图。而是，本发明仅受限于所附权利要求及其合法等同方式。