具有双厚度势垒层的高电子迁移率晶体管的制作方法

半导体晶体管（特别是场效应受控开关器件），诸如在下文中还被称为mosfet（金属氧化物半导体场效应晶体管）的misfet（金属绝缘体半导体场效应晶体管）以及还称为异质结构fet（hfet）和调制掺杂fet（modfet）的hemt（高电子迁移率场效应晶体管）在多种应用中被使用。hemt是其中结在具有不同带隙的两种材料（诸如gan和algan）之间的晶体管。在基于gan/algan的hemt中，二维电子气（2deg）出现在algan势垒层与gan沟道层之间的界面附近。在hemt中，2deg形成器件的沟道。类似的原理可以用来将形成二维空穴气（2dhg）的沟道和势垒层选择为器件的沟道。2deg或2dhg一般被称为二维载流子气。在没有另外的措施的情况下，异质结配置导致自导通（即常开（normally-on））的晶体管。必须采取措施来防止hemt的沟道区在没有正栅极电压的情况下处于导通状态。

由于异质结配置中的二维载流子气的高电子迁移率，相比于许多常规的半导体晶体管设计，hemt提供高导通和低损耗。这些有利的导通特性使得hemt在包括但不限于用作电源和功率转换器中的开关、电动汽车、空调的应用中以及在例如消费电子产品中是合期望的。

设计者不断寻求改进hemt的性能的方式，例如功率消耗和电压闭锁能力。设计者所聚焦的改进hemt性能的示例性器件参数包括漏电流、阈值电压（vth）、漏极-源极通态电阻（rdson）和最大电压开关能力，举几个例子。

技术实现要素：

公开了一种形成半导体器件的方法。根据实施例，该方法包括提供异质结半导体本体。异质结半导体本体包括第一iii-v型半导体层和形成在第一iii-v型半导体层之上的第二iii-v型半导体层。第二iii-v型半导体层具有与第一iii-v型半导体层不同的带隙，使得第一二维电荷载流子气（chargecarriergas）形成在第一与第二iii-v型半导体层之间的界面处。异质结半导体本体被提供成使得第二iii-v型半导体层具有较厚区段和较薄区段。第一输入-输出电极形成在第二iii-v型半导体层的较厚区段上，第一输入-输出电极与第一二维电荷载流子气欧姆接触。第二输入-输出电极形成在第二iii-v型半导体层的较薄区段上，第二输入-输出电极与第一二维电荷载流子气欧姆接触。栅极结构形成在第二iii-v型半导体层的较薄区段上，栅极结构配置成控制第一与第二输入-输出电极之间的导电连接。栅极结构与第二iii-v型半导体层的较厚与较薄区段之间的过渡横向间隔开。

根据另一实施例，该方法包括提供异质结半导体本体。异质结半导体本体包括第一iii-v型半导体层和形成在第一iii-v型半导体层之上的第二iii-v型半导体层。第二iii-v型半导体层具有与第一iii-v型半导体层不同的带隙，使得第一二维电荷载流子气形成在第一与第二iii-v型半导体层之间的界面处。异质结半导体本体被提供成使得第二iii-v型半导体层具有较厚区段和较薄区段。第一输入-输出电极形成在第二iii-v型半导体层的较厚区段上，第一输入-输出电极与第一二维电荷载流子气欧姆接触。第二输入-输出电极形成在第二iii-v型半导体层的较薄区段上，第二输入-输出电极与第一二维电荷载流子气欧姆接触。栅极结构形成在第二iii-v型半导体层的较薄区段上，栅极结构配置成控制第一与第二输入-输出电极之间的导电连接。栅极结构完全设置在第二iii-v型半导体层的第一平面上表面上方，第一平面上表面在栅极结构的任一侧处从栅极结构下方延伸出。

公开了一种半导体器件。根据实施例，该半导体器件包括异质结半导体本体。异质结半导体本体包括第一iii-v型半导体层和形成在第一iii-v型半导体层之上的第二iii-v型半导体层。第二iii-v型半导体层具有与第一iii-v型半导体层不同的带隙，使得第一二维电荷载流子气形成在第一与第二iii-v型半导体层之间的界面处。第二iii-v型半导体层包括较厚区段和较薄区段。第一输入-输出电极形成在第二iii-v型半导体层的较厚区段上，第一输入-输出电极与第一二维电荷载流子气欧姆接触。第二输入-输出电极形成在第二iii-v型半导体层的较薄区段上，第二输入-输出电极与第一二维电荷载流子气欧姆接触。栅极结构形成在第二iii-v型半导体层的较薄区段上，栅极结构配置成控制第一与第二输入-输出电极之间的导电连接。栅极结构与第二iii-v型半导体层的较厚与较薄区段之间的过渡横向间隔开。

附图说明

附图的元件不一定相对于彼此成比例。相似的参考数字指代对应的类似部分。各种图示的实施例的特征可以组合，除非它们彼此排斥。在附图中描绘并且在随后的描述中详述实施例。

图1图示了根据实施例的具有多厚度势垒层的半导体器件。

图2图示了根据另一实施例的具有多厚度势垒层的半导体器件。

图3图示了根据实施例的形成半导体器件的方法中的提供异质结构本体。

图4图示了根据实施例的形成半导体器件的方法中的处理异质结构本体以形成双厚度势垒层。

图5图示了根据实施例的形成半导体器件的方法中的形成用于异质结构本体中的深接触结构的沟槽。

图6图示了根据实施例的形成半导体器件的方法中的在异质结构本体上形成经掺杂的半导体层和金属层。

图7图示了根据实施例的形成半导体器件的方法中的结构化经掺杂的半导体层和金属层以形成电极结构。

图8图示了根据实施例的形成半导体器件的方法中的在结构化区上形成第一和第二钝化层。

图9图示了根据实施例的形成半导体器件的方法中的在第一和第二钝化层之上形成掩模。

图10图示了根据实施例的形成半导体器件的方法中的在异质结构本体中形成接触沟槽。

图11图示了根据实施例的形成半导体器件的方法中的形成输入-输出电极。

图12图示了根据实施例的用于形成半导体器件的替换方法中的在第一钝化层之上形成掩模。

图13图示了根据另一实施例的用于形成半导体器件的方法中的在从漏极偏置结构移除金属电极之后形成第二钝化层。

图14图示了根据另一实施例的用于形成半导体器件的方法中的形成用于半导体器件的输入-输出电极。

具体实施方式

本文描述了高电子迁移率场效应晶体管（hemt）。根据实施例，该器件的势垒层包括较厚区和较薄区。在一个实施例中，势垒层在较厚和较薄区两者中具有平面上表面，以及较厚与较薄区之间的台阶形状（step-shaped）过渡。在较薄区段上提供栅极和源极电极，而在较厚区段上提供漏极电极。因为栅极提供在势垒层的较薄区上，所以与势垒层的较厚区段下方的二维电荷载流子气相比，栅极下方的二维电荷载流子气具有相对较低的载流子密度。载流子密度中的此降低有利地使得能够实现较高的阈值电压（vth）并且硬化栅极以抵挡高开关电压。同时，在没有对漏极-源极通态电阻（rdson）的实质不利影响的情况下获得这些益处，因为由于在器件的漂移区中（即在栅极与漏极之间）提供较厚的势垒区，器件的漂移区具有较高的载流子密度。

本文描述了形成hemt的方法。根据实施例，该方法包括使用掩蔽蚀刻技术来形成具有较厚和较薄区的器件的势垒层。此技术有利地提供了势垒层的物理尺度（physicaldimension）的精确控制，并且因而提供了对hemt的性能参数的精确控制。在一个有利的工艺步骤中，使用公共光刻工艺来同时地形成hemt的栅极结构、深接触结构和漏极偏置结构，其利用单层p型材料和单层导电材料。

参照图1，描绘了根据实施例的半导体器件100。半导体器件100包括异质结半导体本体102。异质结半导体本体102包括背势垒区104、形成在背势垒区104上的沟道层106，以及形成在沟道层106上的势垒层108。势垒层108具有与沟道层106不同的带隙。由于带隙中的此差异，第一二维电荷载流子气110固有地出现在沟道层106与势垒层108之间的界面附近。此外，背势垒区104的材料具有与沟道层106的材料不同的带隙。由于带隙中的此差异，第二二维电荷载流子气112固有地出现在沟道层106与背势垒区104之间的界面附近。第二二维电荷载流子气112具有与第一二维电荷载流子气110相反的多数载流子类型。例如，在第一二维电荷载流子气110是二维电子气（2deg）的情况下，第二二维电荷载流子气112是二维空穴气（2dhg），并且反之亦然。

一般而言，沟道和势垒层106、108可以由任何半导体材料形成，其中可以操纵带隙以形成第一二维电荷载流子气110。此材料的示例包括iii-v型半导体材料（例如氮化镓、砷化镓等），其中向该材料中引入金属元素（例如铝、铟等）以调整带隙。选择背势垒区104的材料属性（例如厚度、带隙等）以增加第一二维电荷载流子气110中的载流子限域并且防止通过异质结半导体本体102的下部区的器件泄漏。

异质结半导体本体102此外包括过渡区114和基底衬底116。过渡区114形成在基底衬底116上，并且背势垒区104形成在过渡区114上。基底衬底116包括适合于外延生长技术的半导体材料，例如硅、碳、碳化硅、蓝宝石等。过渡区114是所谓的晶格过渡区114，其配置成缓解可归因于基底衬底116的iv型半导体材料（例如硅）与沟道和势垒层106、108的iii-v型半导体材料之间的晶体晶格失配的机械应力。过渡区114可以包括例如iii-v型半导体材料、金属层和电绝缘体。而且，过渡区114的金属浓度可以以缓解机械应力的方式变化，例如具有随着远离基底衬底116的移动而减小的金属浓度。

根据实施例，异质结半导体本体102是基于氮化镓（gan）的半导体本体。在此实施例中，从商售的体块晶片（诸如硅晶片）提供基底衬底116。另外，在此实施例中，过渡区114包括氮化铝镓（algan），具有随着远离基底衬底116的移动而逐渐减少的铝含量。替换地，过渡区114可以包括周期性地插入在多个gan层或基于gan的层之间的氮化铝（aln）层。另外，在此实施例中，背势垒区104可以是氮化铝镓（algan）的区，其具有例如贯穿整个背势垒区104在百分之二和百分之十之间的均匀铝含量（在工艺能力内）。替换地，背势垒区104可以是渐变的背势垒区，例如如在curatola的美国申请15/352,115中所描述的那样。根据此设计，背势垒区104包括在沟道层106正下方的第一背势垒区，以及在第一背势垒区下方的第二背势垒区。第一和第二背势垒区每个为具有彼此不同的带隙的iii-v型半导体材料区。例如，第一背势垒区可以是第一层algan，并且第二背势垒区可以是第二层algan，其中铝含量比在第一背势垒区中更高。可以在第二背势垒区104下方提供有意掺杂的algan区（例如碳掺杂的algan区）。另外，在此实施例中，沟道层106可以是纯的或基本上纯的gan的本征层。替换地，沟道层106可以包括具有非常低的al含量（例如小于10%）的algan，并且此外或作为替换，可以包括诸如（例如碳或铁）的掺杂剂原子。另外，在此实施例中，势垒层108可以是具有比沟道层106更高的al含量（例如大于10%、15%、20%等）的algan层。

半导体器件100此外包括第一导电输入-输出电极118和第二导电输入-输出电极120。第一和第二输入-输出电极118、120两者形成在势垒层108之上。第一和第二输入-输出电极118、120可以包括金属，例如镍、铜、钛、其合金、金属氮化物，例如aln、tin，以及高掺杂的半导体，例如多晶硅。

第一和第二输入-输出电极118、120两者与第一二维电荷载流子气110欧姆接触。这可以通过第一和第二输入-输出电极118、120与第一二维电荷载流子气110之间的直接物理接触来提供，例如如所描绘的那样。然而，第一二维电荷载流子气110与第一和第二输入-输出电极118、120之间的直接物理接触不是必要的，并且可以利用多种已知技术来提供电连接。

半导体器件100还包括栅极结构122。栅极结构122在第一和第二输入-输出电极118、120之间形成在势垒层108上。栅极结构122包括形成在势垒层108的上表面上的第二半导体区124。选择第二半导体区124的材料属性（例如掺杂浓度、厚度等）以使得第二半导体区124向第一二维电荷载流子气110施加局部耗尽栅极结构122下方的第一二维电荷载流子气110的电场（在没有任何外部偏置的情况下）。根据实施例，第二半导体区124包括p型gan。栅极结构122还包括形成在经掺杂的半导体区124上的导电栅极电极126。栅极电极126可以包括金属，例如镍、铜、钛、其合金、金属氮化物，例如aln、tin，以及高掺杂的半导体，例如多晶硅。

半导体器件100还包括形成在异质结半导体本体102上的第一和第二钝化层128、130。在栅极结构122与第一输入-输出电极118之间的区中，以及在栅极结构122与第二输入-输出电极120之间的区中，第一钝化层128覆盖并且可以直接接触沟道层106。第二钝化层130覆盖并且可以符合第一钝化层128的上侧。适合于第一和第二钝化层128、130的示例性材料包括氮化硅（sin）、二氧化硅（sio2）和氮氧化硅（sioxny），举几个例子。根据实施例，第一和第二钝化层128、130包括si3n4。

根据实施例，半导体器件100被配置为高电子迁移率晶体管，其中第一输入-输出电极118提供器件的漏极，第二输入-输出电极120提供器件的源极，并且栅极电极126提供控制器件的源极和漏极端子之间的电连接的电压受控的栅极端子。第一二维电荷载流子气110充当器件的沟道，并且提供第一与第二输入-输出电极118、120之间的导电连接。以电压形式的控制信号被施加到栅极电极126以局部耗尽（或再填充）第一二维电荷载流子气110并且因而完成或打断第一与第二输入-输出电极118、120之间的导电连接。由于第二半导体区124的提供，该器件被配置为所谓的“常断”器件。也就是说，在不存在施加到栅极电极126的电压的情况下，不存在第一与第二输入-输出电极118、120之间的导电连接，并且施加到栅极电极126的充足电压（即阈值电压vth）再填充第一二维电荷载流子气110的经耗尽的区并且因而完成第一与第二输入-输出电极118、120之间的导电连接。

势垒层108包括较薄区段136和较厚区段138。势垒层108的较薄和较厚区段136、138横向上彼此邻近，其中在较厚与较薄区段136、138之间提供过渡142。较薄区段136具有第一厚度，并且较厚区段138具有大于第一厚度的第二厚度。在面向沟道层106的势垒层108的下表面144与和下表面144相反的势垒层108的上表面146之间测量较薄和较厚区段136、138的厚度。针对第二厚度（即较薄区段136的厚度）的示例性厚度值可以在例如10-20纳米的范围中。针对第二厚度（即较厚区段138的厚度）的示例性厚度值可以在例如20-50纳米的范围中。较薄区段136与较厚区段138之间的差（即由较薄区段136形成的凹陷的深度）可以在例如5-10纳米的范围中。

根据实施例，较薄和较厚区段136、138中的一个或两者具有沿这些区的整个横向跨度大体均匀的厚度。也就是说，势垒层108的上表面146在较薄和较厚区段136、138中的一个或两者中平行于势垒层108的下表面144延伸。

在过渡142处，在较薄区段136中以相对于势垒层108的直接毗连的上表面146的斜角设置势垒层108的上表面146。此斜角可以是垂直角（即如所描绘的），或者更一般地，任何斜角（例如30度、45度、60度等）。

在与较厚和较薄区段136、138之间的过渡142横向间隔开的位置处，在势垒层108的较薄区段136上形成栅极结构122。此外，在势垒层108的较薄区段136上形成第二输入-输出电极120。第一输入-输出电极118形成在势垒层108的较厚区段138上，并且还可以与较厚和较薄区段136、138之间的过渡142横向间隔开。因而，在栅极结构122与第一输入-输出电极118之间提供较薄区段136的一部分和较厚区段138的一部分。

在所描绘的实施例中，在势垒层108的上表面146的第一平面区段147上形成栅极结构122和第二输入-输出电极120。势垒层108的上表面146的第一平面区段147平行于势垒层108的下表面144，并且延伸到过渡142。因此，在势垒层108的均匀厚度部分上形成栅极结构122和第二输入-输出电极120。而且，上表面146的第一平面区段147从栅极结构122的任一侧延伸出，使得在栅极结构122正下方的势垒层108的厚度与在任一侧上直接毗连栅极结构122的势垒层108的各部分上的相同。也就是说，栅极结构122完全在上表面146的第一平面区段147上方，并且在栅极结构122的任一侧上，从栅极结构122暴露上表面146的第一平面区段147的各部分。通过将栅极结构122从较厚与较薄区段136、138之间的过渡142分离，栅极结构122与破坏性电场间隔开。此外，势垒层108的所描绘的几何形状易于使用光刻工艺来形成，因为它超出光刻工艺的最小宽度。

以上面所描述的方式将势垒层108配置成包括较薄和较厚区段136、138，以及栅极结构122、第一输入-输出电极118和第二输入-输出电极120以上面所描述的方式的横向定位产生具有有利属性的器件。

上面描述的配置的一个这样的优点是阈值电压（vth）和漏极-源极通态电阻（rdson）的独立控制。器件的阈值电压（vth）可以通过适当地修整（tailor）栅极电极下方的势垒层108的厚度来调整，即通过调整较薄区段136的厚度。下部厚度减小栅极结构122的邻域中的第一二维电荷载流子气108的载流子密度，并且因而增加阈值电压。同时，漏极-源极通态电阻（rdson）可以通过调整漂移区中的势垒层108的厚度来独立地调整，即通过调整较厚区段138的厚度。较大的厚度增加第一二维电荷载流子气108的载流子密度，并且因而增加器件的栅极与漏极之间的区中的沟道的迁移率。

上面描述的配置的另一这样的优点是可以承受高电场的坚固的栅极结构122。这可归因于势垒层108的较薄部分上的栅极结构122的提供。在大开关电压（例如第一与第二输入-输出电极118、120之间的400v或更大的电压）之下，器件的栅极并且特别是最靠近器件的漏极的边缘侧经历大电场。可以通过减小在器件的栅极-漏极边缘正下方的沟道的反型层密度来缓解这些电场。因此，减小此反型层密度的势垒层108的较低厚度硬化栅极结构122以抵挡大电场。

参照图2，描绘了根据另一实施例的半导体器件100。图2的半导体器件100等同于参照图1所描述的半导体器件100，具有以下不同。首先，图2的半导体器件100附加地包括深接触结构131。其次，图2的半导体器件100附加地包括漏极偏置结构140。

深接触结构131延伸通过势垒和沟道层108、106并且可以延伸到背势垒区104中。因此，深接触结构131与第二二维电荷载流子气112直接对接。在背势垒区104具有超过一个二维电荷载流子气的情况下，例如如在curatola的美国申请15/352,115中所描述的那样，深接触结构131可以延伸到背势垒区104中以与这些次级二维电荷载流子气中的每一个直接对接。

深接触结构131提供第二二维电荷载流子气112与第二输入-输出电极120之间的导电连接。由于第一接触材料132与第二输入-输出电极120之间的电连接，为存在于第二二维电荷载流子气112中的多数载流子提供低电阻路径以向第二输入-输出电极120流动和从其流动。因此，通过深接触结构131来将第二二维电荷载流子气112的电位设定到第二输入-输出电极120的电位。

深接触结构131包括延伸通过势垒层106和沟道层108并且与第二二维电荷载流子气112直接对接的第一接触材料132。第一接触材料132被选择成准许来自第二二维电荷载流子气112的空穴容易地横穿第一接触材料132与第二二维电荷载流子气112之间的界面。

在一个实施例中，第一接触材料132包括经掺杂的半导体材料，诸如p型gan。此材料可以被适当地掺杂以向二维电荷载流子气112的多数载流子提供低能量势垒（例如不大于0.2ev）。此低能量势垒准许二维电荷载流子气112的多数载流子横穿沟道层108与第一接触材料132之间的界面（例如经由热离子发射）。

在另一实施例中，第一接触材料132包括导电金属，诸如钨、铝、铜、钛、氮化钛等，以及其合金。第二二维电荷载流子气112与第一接触材料132之间的非整流结可以通过选择将势垒宽度和/或势垒高度最小化的材料来实现，使得二维电荷载流子气112的多数载流子可以横穿该界面（例如经由热离子发射或隧穿效应）。

深接触结构131的第一接触材料132电连接第二输入-输出电极120。在所描绘的实施例中，深接触结构131还包括形成在第一接触材料132的顶部上并且直接接触第二输入-输出电极120的第一导电区134，因而提供深接触结构131与第一接触材料132之间的电连接。第一导电区134可以包括金属，例如铝、镍、铜、钛、其合金、金属氮化物，例如aln、tin，以及高掺杂的半导体，例如多晶硅。更一般地，第一接触材料132可以以任何常规已知的方式电连接到第二输入-输出电极120，并且可以可选地直接接触第二输入-输出电极120。

漏极偏置结构140形成在过渡142与第一输入-输出电极118之间的势垒层108的较厚区段138上。漏极偏置结构140包括形成在势垒层108的上表面146上的第三半导体区150。第三半导体区150可以包括与第二半导体区124和第一接触材料132相同的类型和掺杂浓度的半导体材料（例如p型gan）。漏极偏置结构140另外地包括第三半导体区150与第一输入-输出电极118之间的导电连接。因此，第三半导体区150被设定到与第一输入-输出电极118相同的电位（例如漏极电位）。在所描绘的实施例中，漏极偏置结构140包括形成在第三半导体区150的顶部上的第三导电区152。第三导电区152可以包括金属，例如铝、镍、铜、钛、其合金、金属氮化物，例如aln、tin，以及高掺杂的半导体，例如多晶硅。在所描绘的实施例中，第三导电区152形成在从第一和第二钝化层128、130暴露的第三半导体区150的部分上，并且因而直接接触第三半导体区150。因此，通过第三导电区152来提供第三半导体区150与第一输入-输出电极118之间的电连接。更一般地，第三半导体区150可以以任何常规已知的方式电连接到第一输入-输出电极118，并且可以可选地直接接触那个第一输入-输出电极118。

在半导体器件100的操作期间，漏极偏置结构140将空穴注入到势垒和沟道层108、106中。在这样做中，缓解由电荷陷阱（chargetrap）和/或晶格缺陷引起的动态开关损耗。

在另一实施例（未示出）中，半导体器件100包括如参照图2描述的深接触结构131，但是不包括漏极偏置结构140。在此实施例中，深接触结构131提供本文所描述的所有益处。

参照图3-8，示出了根据实施例的用于形成半导体器件100的所选工艺步骤。与常规已知的处理方法（未示出）组合的这些步骤可以用来形成根据参照图1和2描述的实施例中的任何一个的半导体器件100。

参照图3，提供异质结构半导体本体102。根据实施例，使用外延生长技术来形成异质结构半导体本体102。根据此工艺，最初提供基底衬底116。基底衬底116可以由商售的体块半导体晶片（例如硅晶片）提供或者替换地可以由外延生长的材料来提供。在提供基底衬底116之后，可以在基底衬底116上形成成核层（未示出）。成核层可以是有助于其上的iii-v型半导体生长的薄材料层。这样的材料的示例是aln（氮化铝）。针对成核层的示例性厚度值可以在100-200nm的范围中。在形成成核层之后，过渡区114、背势垒区104、沟道层106和势垒层108可以每个使用外延沉积技术接连形成。可以在这些层的外延沉积期间控制这些层中的每一个的金属含量和/或掺杂浓度以实现之前所描述的值。在完成过渡区114、背势垒区104、沟道层106和势垒层108中的任何一个之后可以执行附加的掺杂步骤。

参照图4，已经处理了异质结构半导体本体102以形成势垒层108的较薄和较厚区段136、138。根据示例性技术，最初根据以上描述的技术来提供异质结构半导体本体102，使得势垒层108具有跨异质结构半导体本体102的整个横向跨度的第一大体均匀厚度。第一厚度可以在例如20和50纳米之间的任何地方。随后，在势垒层108的上表面146上形成第一掩模154。以较厚区段138的期望几何形状来图案化（例如使用已知光刻技术）第一掩模154。也就是说，形成第一掩模154以覆盖较厚区段138的期望区域并且暴露较薄区段136的期望区域。在一个示例中，第一掩模154覆盖异质结构半导体本体102的一侧直至第一横向边缘156，并且暴露异质结构半导体本体102的另一侧直至第二、相反朝向的横向边缘158。第一掩模154的材料配置成准许对于掩模进行选择的势垒层108的蚀刻。用于第一掩模154的示例性材料包括氮化硅（sin）、二氧化硅（sio2）和氮氧化硅（sioxny），或更一般地，多种光刻胶材料中的任一个，举几个例子。

在第一掩模154的图案化之后，执行蚀刻工艺以从由第一掩模154暴露的势垒层108的该部分移除半导体材料。根据实施例，各向异性蚀刻工艺（诸如各向异性湿法化学蚀刻工艺）用来移除半导体材料。实施蚀刻工艺使得势垒层108的暴露部分具有小于第一厚度的第二厚度。第二厚度可以例如小于大约20纳米，小于大约10纳米，或小于大约5纳米。

替代以上描述的技术，可以使用相反的技术（未示出）来处理势垒层108以形成较薄和较厚区段136、138。根据此技术，最初形成的势垒层108具有第二厚度（例如在5和10nm之间）。随后，掩模被形成在势垒层108的上表面146上并且被图案化以覆盖较薄区段136的期望区域。从诸如例如二氧化硅（sio2）之类的外延生长阻碍材料形成掩模。随后，执行外延沉积工艺，由此在势垒层108的未掩蔽的部分上形成与势垒层108相同的材料（例如algan）。执行此外延沉积工艺直到势垒层108的未掩蔽的部分具有第一厚度。

参照图5，在已经处理了势垒层108以形成较薄和较厚区段136、138之后，在势垒层108的上表面146上形成第二掩模160。用于第二掩模160的示例性材料包括氮化硅（sin）、二氧化硅（sio2）和氮氧化硅（sioxny），举几个例子。以深接触结构131的期望几何形状来图案化第二掩模160。也就是说，在第二掩模160中形成对应于深接触结构131的位置的开口。在第二掩模160的图案化之后，执行蚀刻工艺以从通过第二掩模160暴露的势垒和沟道层108、106的各部分移除半导体材料。实施蚀刻工艺直到接触沟槽162到达第三iii-v型半导体层110。

参照图6，在已经形成接触沟槽162并且已经移除第二掩模160之后，执行多层沉积工艺。根据此工艺，在异质结构半导体本体102的暴露表面上形成第一层掺杂半导体材料164。这可以使用外延生长工艺来完成。第一层掺杂半导体材料164具有与第一二维电荷载流子气110的多数载流子相反的掺杂类型和与第二二维电荷载流子气112的多数载流子相同的掺杂类型。例如，在如之前所描述的algan/gan/algan异质结构半导体本体102的情况下，第一层掺杂半导体材料164包括p型gan。第一层掺杂半导体材料164可以具有大约1e¹⁹/cm³的总（净）掺杂浓度，其中第一导电类型（例如p型）掺杂剂的浓度在1e¹⁹/cm³至大约1e¹⁷/cm³的范围中。

生长第一层掺杂半导体材料164使得它完全填充接触沟槽162并且覆盖势垒层108的上表面146，包括较薄区段136、较厚区段138和过渡142。在形成第一层掺杂半导体材料164之后，在第一层掺杂半导体材料164的顶部上形成第一导电层166。这可以使用诸如无电沉积或电镀之类的沉积技术来完成。第一导电层166的材料对应于如之前所描述的第一、第二和第三导电区134、126和152的材料，即铝、镍、铜、钛等，金属氮化物，例如aln、tin等，以及其合金。

参照图7，执行公共光刻步骤以将第一层掺杂半导体材料164和第一导电层166结构化成分立的区。根据此技术，第三掩模（未示出）被形成在第一导电层166之上并且以栅极结构122、漏极偏置结构140和深接触结构131的期望几何形状被图案化。随后，实施蚀刻工艺，由此蚀刻掉从第三掩模暴露的第一层掺杂半导体材料164和第一导电层166的各部分。此蚀刻工艺可以是多步骤工艺，由此不同的蚀刻剂化学品用来移除第一层掺杂半导体材料164和第一导电层166。因此，暴露栅极结构122、漏极偏置结构140和深接触结构131之间的势垒层108的上表面146。

参照图8，在结构化第一层掺杂半导体材料164和第一导电层166之后，形成第一和第二钝化层128、130。这可以使用诸如例如化学气相沉积（cvd）之类的沉积技术来完成。第一和第二钝化层128、130被保形地沉积以便覆盖栅极结构122、漏极偏置结构140和深接触结构131以及这些结构之间的势垒层108的暴露上表面146。

参照图9，在形成第一和第二钝化层128、130之后，在第二钝化层之上形成第三掩模168。第三掩模168包括抗蚀刻材料。用于第三掩模168的示例性材料包括二氧化硅。

参照图10，图案化第三掩模168以包括第一和第二开口170、172。直接在深接触结构131之上形成第一开口170。形成第二开口172以与漏极偏置结构140部分重叠，以便暴露紧邻漏极偏置结构140的异质结构半导体本体102的一部分和漏极偏置结构140的一部分。在图案化第三掩模168之后，执行对第一导电层166的材料的选择性的蚀刻工艺以便移除钝化材料和半导体材料。因此，紧邻深接触结构131来在异质结构半导体本体102中形成第一沟槽176，并且紧邻漏极偏置结构140来在异质结构半导体本体102中形成第二沟槽178。可以施行蚀刻工艺使得第一和第二沟槽176、178到达第一二维电荷载流子气108。根据其它实施例，没有半导体材料的蚀刻是必要的，并且仅要求钝化层的蚀刻以形成与第一二维电荷载流子气108的欧姆接触。

参照图11，在第一和第二沟槽176、178中沉积导电材料，例如铝、铜、多晶硅等。这可以使用多种沉积技术中的任一个来完成，包括电镀、无电沉积和外延，举几个例子。因此，形成第一和第二输入-输出电极118、120，以及分别将第一和第二输入-输出电极118、120连接到漏极偏置结构140和深接触结构131的互连结构。

参照图3-11描述的技术图示了用于形成参照图2描述的半导体器件100的示例，其包括深接触结构130和漏极偏置结构140两者。不包括这些结构中的一个或两者的对应半导体器件100可以通过省略相关步骤（例如图5的接触沟槽162蚀刻）和/或通过适当地执行光刻步骤（例如参照图7描述的掩模沉积和蚀刻步骤）以省略这些结构来形成。

参照图12-13，示出根据另一实施例的用于形成半导体器件100的所选方法步骤。在此实施例中，执行不同的顺序以使得漏极偏置结构140不包括金属电极。

参照图12，异质结构半导体本体102被提供和处理以包括多厚度势垒层108、栅极结构122、深接触结构131和漏极偏置结构140。这可以根据之前参照图3-7描述的技术来完成。随后，以例如参照图8描述的方式来形成第一钝化层128。不同于之前描述的方法，在形成如图8中所示的第一钝化层128上的第二钝化层130之前，直接在第一钝化层128上形成第四掩模174。图案化第四掩模174以包括直接在漏极偏置结构140之上的第三开口176。可以使用之前描述的技术来完成第四掩模174的形成和图案化。随后，使用蚀刻技术来移除第一钝化层128的暴露部分和形成在第三掺杂半导体区150上的第一导电层166的下邻导电材料。这可以使用之前所描述的蚀刻技术来完成。

参照图13，在移除第一钝化层128的暴露部分和形成在第三掺杂半导体区150上的第一导电层166的下邻导电材料之后，在第一钝化层128的顶部上沉积第二钝化层130。可以根据之前描述的技术并且特别地参照图8描述的那些技术来形成第二钝化层。

参照图14，在图案化第一和第二钝化层128、130以包括第一和第二开口172、174之后，在异质结构半导体本体102中形成第一和第二沟槽176、178。这可以使用之前参照图9-10描述的掩蔽蚀刻技术来完成。根据此工艺，可以移除深接触结构131的顶部上的p型材料。随后，在第一和第二开口172、174中沉积导电材料，例如铝、铜、多晶硅等。因此，形成第一和第二输入-输出电极118、120，以及分别将第一和第二输入-输出电极118，120连接到漏极偏置结构140和深接触结构131的互连结构。

上面描述的处理步骤有利地提供了用于形成半导体器件100的可靠且节省成本的方法。特别地，一个优点是通过使用公共光刻步骤一起形成器件特征中的若干个来降低的工艺复杂度。特别地，如参照图6-7所描述的，通过公共工艺来形成深接触结构131、栅极结构122和漏极偏置结构140，由此单层经掺杂的iii-v型半导体材料和单层导电材料分别用来形成用于这些结构中的每一个的半导体和金属区，并且单个掩模用来限定这些特征中的每一个。

上面描述的处理步骤的另一优点是对半导体器件100的电属性的高程度的可控性和精度。如先前所讨论的，较薄和较厚区中的势垒层108的厚度在器件的参数方面起到显著的作用。存在可靠性与由从栅极结构122到过渡142的横向分离距离与从栅极结构122到第一输入-输出接触118的横向分离距离之比确定的rdson之间的折衷。例如，为了改进的rdson，设计者可以形成器件以使得栅极结构122非常接近于过渡142，从而增加包括较厚势垒层108的漂移路径量与包括较薄势垒层108的漂移路径量之比。然而，这以可靠性为代价来达到，因为较近的过渡增加栅极-漏极边缘处的载流子的供应。因此，设计者可以通过适当地修整栅极结构122与过渡122之间的距离来选择最佳地适合于应用需要的折衷。在此技术的一个示例中，关于从栅极结构122到过渡142的距离与从栅极结构122到第一输入-输出电极118（例如漏极电极）的距离之比来优化半导体器件100。在各种实施例中，此比的范围可以在0.25和0.5之间以用于最优的性能。除了其它事物之外，此比取决于器件的最大额定电压。从栅极结构122到第一输入-输出电极118的距离对于100v额定晶体管可以在2-3微米的范围中，并且对于500v额定晶体管可在10-11微米的范围中。因为较厚和较薄区段136、138的几何形状通过参照图4-5描述的掩蔽蚀刻步骤容易地被控制，所以可以使用相对低廉的工艺以高度的精度选择不同的比。

在以上描述的实施例中，将过渡区114、背势垒区104、沟道层106和势垒层108分别描述为algan、algan、algan和algan的区。这些材料仅仅用于说明目的。更一般地，iii-v半导体材料的多种组合中的任一个可以用来提供本文所描述的器件概念。用于这些区的这些iii-v半导体材料的示例包括任何基于iii氮化物的化合物半导体材料。例如，gan可以与algan或ingan组合以形成作为沟道的电子气反型区。化合物半导体器件100可以具有alinn/aln/gan势垒/间隔物/第一iii-v型半导体层104结构。一般而言，可以使用任何合适的iii氮化物技术来实现常断的化合物半导体晶体管，诸如准许由于压电效应所致的相反极性反型区的形成的gan。广义上讲，本文所描述的化合物半导体晶体管可以由任何二元、三元或四元iii氮化物化合物半导体材料形成，其中压电效应负责器件概念。

术语hemt通常还被称为hfet（异质结构场效应晶体管）、modfet（调制掺杂fet）和mesfet（金属半导体场效应晶体管）。术语hemt、hfet、mesfet和modfet在本文中可互换地用来指代合并具有不同带隙的两种材料之间的结（即异质结）作为沟道的任何基于iii氮化物的化合物半导体晶体管。

如在本说明书中所采用的，术语“耦合”和/或“电耦合”不意在意指元件必须直接耦合在一起——可以在“耦合”或“电耦合”的元件之间提供居间元件。术语“电连接”意图描述电连接在一起的元件之间的低欧姆电连接，例如经由金属和/或高掺杂的半导体的连接。

如本文所使用的，术语“具有”、“含有”、“包含”、“包括”等是开端的术语，其指示所陈述的元件或特征的存在，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文清楚地另行指示。

鉴于以上变型和应用的范围，应当理解到，本发明不受前述描述限制，它也不受附图限制。替代地，本发明仅受下面的权利要求及其法律等同物来限制。