一种圆片级异质射频集成的封装制作方法与流程

本发明涉及射频集成封装制作
技术领域：
，特别是一种圆片级异质射频集成的封装及制作方法。
背景技术：
：射频前端是探测制导设备的核心部件，其通常将射频通道、波束变换与控制、电源调制、天线单元等要素集成，实现射频前端的多通道一体化集成，并采用单元化子阵拼接方式实现探测制导设备全阵面的集成，射频前端的体积、重量、成本均占探测制导设备整机的50％以上。为了满足系统小型化轻量化要求，目前探测制导设备射频前端在10mm×10mm×10mm的空间集成了30多个芯片、芯片电容等元器件，如何避免各芯片间的电磁干扰，同时实现各异质芯片与基板的热应力匹配，避免出现翘曲等质量问题是基板制造的主要难题，也是制约射频前端制造的主要瓶颈。技术实现要素：本发明的目的在于提供一种圆片级异质射频集成封装及制作方法，通过内嵌tsv阵列的cpw传输线实现高性能电气互联，同时在基板中为各芯片开腔，有效避免了电磁干扰以及基板翘曲等问题。针对上述技术问题，本发明提出一种圆片级异质射频集成封装制作方法，所述方法的步骤为：第一步，制作带有凹坑的tsv下基板；第二步，制作带有凹坑的tsv上基板；第三步，射频芯片贴装；第四步，射频芯片与下基板连接；第五步，基板间键合。本方法操作简单、成本低，能够在不改变射频前端内元器件布局以及盒体结构的情况下，避免射频前端内芯片电磁干扰以及基板翘曲等问题。附图说明图1是本发明圆片级异质射频集成封装无上层基板结构俯视图示意图。图2是本发明圆片级异质射频集成封装结构a-a截面结构示意图。图3～图8为本发明的工艺图。100下基板200芯片300上基板101tsv通孔201金丝301再布线层102再布线层103射频传输线104铜互连层105金互连层具体实施方式以下结合附图对本发明的实施方式做出详细说明。图3～图8为本发明工艺图，根据本发明提出的圆片级异质射频集成封装制作方法，其步骤为：第一步，制作带有凹坑的tsv下基板：准备高阻硅衬底，所述衬底是电阻率≥2kω·cm，厚度≥400μm的双抛硅片；在其上形成tsv通孔及嵌入凹坑。sio2绝缘层制备，采用高温热氧工艺在高阻硅衬底表面形成致密的sio2绝绝缘层，所述sio2绝缘层厚度100nm。tsv通孔及嵌入凹坑金属化，其包括形成双面溅射粘附层，该双面溅射粘附层为ti层，ti层厚度≥100nm，及形成双面溅射种子层，该双面溅射种子层为cu层，cu层厚度≥1μm。以及表面传输线金属层制备，其包括电路图形化并电镀铜，要求电镀铜厚度5μm～6μm，铜表面镀镍金，要求镀镍金厚度≥5μm。第二步制作带有凹坑的tsv上基板：准备高阻硅衬底，所述衬底是电阻率≥2kω·cm，厚度≥400μm的双抛硅片；在其上形成tsv通孔及嵌入凹坑。sio2绝缘层制备，采用高温热氧工艺在高阻硅片表面形成致密的sio2绝绝缘层，所述sio2绝缘层厚度100nm。tsv通孔及嵌入凹坑金属化，其包括形成双面溅射粘附层，该双面溅射粘附层为ti层，ti层厚度≥100nm，及形成双面溅射种子层，该双面溅射种子层为cu层，cu层厚度≥1μm。以及表面传输线金属层制备，其包括电路图形化并电镀铜，要求电镀铜厚度5μm～6μm，铜表面镀镍金，要求镀镍金厚度≥5μm。第三步射频芯片贴装包括：在下基板上贴装射频芯片，要求射频芯片输入/输出端口中心位置与下基板传输线中心位置对准误差≤20μm。第四步，射频芯片与下基板连接：在射频芯片与下基板之间采用金丝键合方式实现电气互联，要求金丝直径25μm，互联金丝拱弧高度不超过70μm，跨距不超过200μm。第五步基板间键合：将下基板与上基板进行圆片级的键合。图1是本发明圆片级异质射频集成封装无上层基板结构俯视图示意图。图2是本发明圆片级异质射频集成封装结构a-a截面结构示意图。本方法操作简单、成本低，能够在不改变射频前端内元器件布局以及盒体结构的情况下，避免射频前端内芯片电磁干扰以及基板翘曲等问题。当前第1页12