晶片键合结构及其制作方法与流程

本发明涉及半导体技术，更具体地，涉及晶片键合结构及其制作方法。

背景技术：

半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。

为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。该3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。进一步地，已经开发出将3d存储器件芯片和驱动电路芯片键合在一起的晶片键合结构。该晶片键合结构可以提供存储器件的读写速度，并且提高集成度、降低器件成本和提高可靠性。

在上述的晶片键合结构中，晶片之间彼此接触的表面为键合面。晶片的键合面经过清洗和活化处理之后，达到清洁平整的程度。至少两个晶片的键合面彼此接触，在一定的温度和压力条件下，通过分子力或者原子力使晶片键合成为一体。

在现有技术中，为了提高晶片键合结构的键合强度，会在晶片键合结构中两个晶片的键合层中形成布线层和伪结构，布线层用于提供两个键合晶片之间的电连接，同时也兼有机械连接的功能，伪结构则用于提供两个键合晶片之间的机械连接。但是，这样的晶片键合结构由于要形成布线层和伪结构，因此在键合工艺上比较复杂。

为了降低键合工艺的复杂性，在上述的晶片键合结构基础上，在至少一个晶片中去除布线层可以节省工艺步骤，然而，相应地也会去除伪结构，导致晶片键合结构的键合强度和可靠性差的问题，期望进一步改进晶片键合工艺以提高键合强度和可靠性。

技术实现要素：

本发明的目的是提供一种晶片键合结构及其制作方法，其中，在第一晶片和第二晶片的键合层中形成彼此连接的伪通道以改善二者键合面的图案分布，从而提高键合强度和可靠性。

根据本发明的一方面，提供一种晶片键合结构，包括：

第一晶片，包括第一半导体衬底、第一键合层、穿透所述第一键合层的第一导电通道、以及从所述第一键合层的表面延伸到所述第一键合层中的第一伪通道，

第二晶片，包括第二半导体衬底、第二键合层、以及在所述第二键合层的表面暴露的金属图案，

其中，所述第一键合层和所述第二键合层彼此接触以使所述第一晶片和所述第二晶片彼此键合，所述第一键合层和所述第二键合层的接触面为键合面，

所述第一导电通道的横向尺寸大于所述第一伪通道的横向尺寸。

优选地，所述第一伪通道不穿透所述第一绝缘层。

优选地，所述晶片键合结构还包括：

第一层间绝缘层，位于所述第一半导体衬底和所述第一键合层之间；

第二层间绝缘层，位于所述第二半导体衬底和所述第二键合层之间。

优选地，还包括：

第一焊盘，位于所述第一半导体衬底上，所述第一导电通道从所述第一键合层的表面延伸至所述第一焊盘；

第二焊盘，位于所述第二半导体衬底上，所述第二导电通道从所述第二键合层的表面延伸至所述第二焊盘。

优选地，所述第一焊盘横向尺寸大于所述第一导电通道的横向尺寸。

优选地，所述第一导电通道和所述金属图案彼此连接以提供所述第一晶片和所述第二晶片之间的电连接，所述第一伪通道和所述金属图案彼此接触以提供所述第一晶片和所述第二晶片之间的机械连接。

优选地，根据所述第一晶片和所述第二晶片的电路互连设置所述第一导电通道的数量和位置，根据所述第一晶片和所述第二晶片之间键合面的金属密度分布设置所述第一伪通道的数量和位置，使得所述键合面的金属密度分布均匀。

优选地，所述第一导电通道和所述第一伪通道在所述键合面暴露的截面形状分别为选自以下形状的任意一种：矩形、方形、三角形、圆形、椭圆形和多边形。

优选地，所述第一晶片和所述第二晶片分别为选自存储晶片和外围电路晶片中的任意一种。

优选地，所述第二晶片的金属图案包括第二布线层和第二伪布线层，所述第二晶片还包括连接在所述第二焊盘和所述第二布线层之间的第二导电通道，所述第一晶片的所述第一导电通道与所述第二晶片的所述第二布线层接触，所述第一晶片的所述第一伪通道与所述第二晶片的所述第二伪布线层接触。

优选地，所述第二晶片的金属图案包括从所述第二键合层的表面延伸至所述第二层间绝缘层中的第二导电通道、以及从所述第二键合层的表面延伸到所述第二键合层中的第二伪通道，所述第一晶片的所述第一导电通道与所述第二晶片的所述第二导电通道接触，所述第一晶片的所述第一伪通道与所述第二晶片的所述第二伪通道接触。

根据本发明的另一方面，提供一种晶片键合结构的制作方法，包括：

形成第一晶片，包括第一半导体衬底、第一键合层、穿透所述第一键合层的第一导电通道、以及从所述第一键合层的表面延伸到所述第一键合层中的第一伪通道，

形成第二晶片，包括第二半导体衬底、第二键合层、以及在所述第二键合层的表面暴露的金属图案，

将所述第一晶片和所述第二晶片彼此键合，所述第一键合层和所述第二键合层彼此接触，所述第一键合层和所述第二键合层的接触面为键合面，

其中，所述第一导电通道的横向尺寸大于所述第一伪通道的横向尺寸。

优选地，所述第一伪通道不穿透所述第一绝缘层。

优选地，还包括：

形成第一层间绝缘层，所述第一层间绝缘层位于所述第一半导体衬底和所述第一键合层之间；

形成第二层间绝缘层，所述第二层间绝缘层位于所述第二半导体衬底和所述第二键合层之间。

优选地，还包括：

形成第一焊盘，位于所述第一半导体衬底上，所述第一导电通道从所述第一键合层的表面延伸至所述第一焊盘；

形成第二焊盘，位于所述第二半导体衬底上，所述第二导电通道从所述第二键合层的表面延伸至所述第二焊盘。

优选地，所述第一焊盘横向尺寸大于所述第一导电通道的横向尺寸。

优选地，所述第一导电通道和所述金属图案彼此连接以提供所述第一晶片和所述第二晶片之间的电连接，所述第一伪通道和所述金属图案彼此接触以提供所述第一晶片和所述第二晶片之间的机械连接。

优选地，根据所述第一晶片和所述第二晶片的电路互连设置所述第一导电通道的数量和位置，根据所述第一晶片和所述第二晶片之间键合面的金属密度分布设置所述第一伪通道的数量和位置，使得所述键合面的金属密度分布均匀。

优选地，所述第一导电通道和所述第一伪通道在所述键合面暴露的截面形状分别为选自以下形状的任意一种：矩形、方形、三角形、圆形、椭圆形和多边形。

优选地，所述第一导电通道和所述第一伪通道采用共同的金属填充工艺形成，所述金属填充工艺包括：

采用相同的蚀刻步骤形成不同尺寸和延伸深度的第一开口和第二开口；

采用金属层填充所述第一开口和所述第二开口；以及

去除所述金属层位于所述相应键合层表面的部分，使得所述金属层位于所述第一开口内的部分形成第一导电通道，位于所述第二开口内的部分形成第一伪通道。

优选地，所述第一开口的横向尺寸大于所述第二开口的横向尺寸。

根据本发明实施例的晶片键合结构，不仅在第一晶片和第二晶片的键合层中形成用于彼此电连接的导电通道，而且形成用于彼此机械连接的伪通道。利用不同开口的横向尺寸差异，可以在同一个蚀刻工艺中形成延伸至不同深度的开口，分别用于形成导电通道和伪通道，因而伪通道的形成无需附加的工艺步骤，从而降低工艺成本。

该晶片键合结构中的导电通道提供第一晶片和第二晶片之间的电连接，伪通道提供第一晶片和第二晶片之间的机械连接。

该晶片键合结构中的伪通道提高了键合面的金属密度，使得金属键相对于分子键的比例也提高。采用金属材料形成的伪通道具有良好的延展性，即使伪通道的连接端部凸凹不平，或者存在着晶片翘曲，也能实现良好的机械连接，从而可以提高混合键合的键合强度。此外，随着键合面的金属密度的提高，可以改善晶片键合结构的散热特性。

进一步地，该晶片键合结构的伪通道使得金属密度分布均匀，从而在化学机械平面化步骤中可以获得光滑平整的键合面，从而在随后的键合步骤中增加接触面积，从而以提高键合强度和可靠性。

因此，根据本发明实施例的晶片键合结构提高产品良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1至3示出根据本发明第一实施例的晶片键合结构的截面示意图。

图4a至图4d分别示出根据本发明第二实施例的晶片键合结构制作方法中第一晶片的不同步骤的截面示意图。

图5a至图5d分别示出根据本发明第二实施例的晶片键合结构制作方法中第二晶片的不同步骤的截面示意图。

图6示出根据本发明第二实施例的晶片键合结构的截面示意图。

图7示出根据本发明第三实施例的晶片键合结构的截面示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠层结构的中间结构。

本申请的发明人发现，现有的晶片键合结构应用于3d存储器件芯片存在着以下问题。介质层键合工艺要求键合面的平整度高，例如小于0.3至0.5纳米。然而，3d存储器件芯片的面积较大，晶片翘曲的存在严重影响键合质量。混合键合工艺在形成晶片互连结构的同时还实现晶片之间的电连接，因此，在3d存储器件芯片中的应用更有吸引力。然而，在混合键合工艺中，键合面存在着导电通道图案，导电通道在键合面上形成凸部或凹部，使得介质层或导电通道的匹配难度大，导致键合强度降低。晶片键合结构中彼此键合的晶片键合强度差，甚至容易脱落，使得产品良率受到极大的影响。

本申请的发明人注意上述现有技术仅仅根据晶片的电路结构设计导电通道图案，而没有根据至少两个晶片的键合特性设计导电通道图案，因此提出进一步改进的键合工艺，其中，在第一晶片和第二晶片的键合层中形成彼此连接的伪通道以改善二者键合面的图案分布，从而提高键合强度和可靠性。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1至3示出根据本发明第一实施例的晶片键合结构的截面示意图。

晶片键合结构100包括第一晶片110和第二晶片120。第一晶片110包括第一半导体衬底111，以及在第一半导体衬底111上依次堆叠的第一层间绝缘层112和第一键合层113。第二晶片120包括第二半导体衬底121，以及在第二半导体衬底121上依次堆叠的第二层间绝缘层122和第二键合层123。为了简明起见，在图中未示出位于半导体衬底和层间绝缘层之间的栅叠层结构和内部导电通道。

图1示出在键合过程中，以布线层之间的接触形成电连接和机械连接的晶片键合结构100。第一晶片110的第一键合层113和第二晶片120的第二键合层123分别为介质层，例如由二氧化硅组成。在第一晶片110中，第一焊盘114和第一导电通道115组成双镶嵌结构(dualdamascene)。在第一键合层113中还形成有第一布线层116和第一伪结构117。第一焊盘114与第一半导体衬底111中的有源区接触，第一导电通道115将第一焊盘114与第一布线层116彼此电连接。在第二晶片120中，第二焊盘124和第二导电通道125组成双镶嵌结构。在第二键合层123中还形成有第二布线层126和第二伪结构127。第二焊盘124与第二半导体衬底121中的有源区接触，第二导电通道125将第二焊盘124与第二布线层126彼此电连接。在键合过程中，第一晶片110的第一键合层113与第二晶片120的第二键合层123彼此接触，第一布线层116与第二布线层126彼此键合形成电连接，第一伪结构117与第二伪结构127彼此键合形成机械连接。

图2示出在键合过程中，以布线层与导电通道之间的接触形成电连接和机械连接的晶片键合结构200。晶片键合结构200与晶片键合结构100相比，在第一晶片110中省去了第一布线层116。

图3示出在键合过程中，以导电通道之间的接触形成电连接和机械连接的晶片键合结构300。晶片键合结构300与晶片键合结构100相比，在第一晶片110中省去了第一布线层116，在晶片210中省去了第二布线层126。晶片键合结构200、300的其余方面与晶片键合结构100相同，在此不再详述。

图2和图3所示的晶片键合结构，通过在晶片中省去布线层，从而降低了键合工艺的复杂性，但是晶片键合结构的键合强度也有所下降，产品良率受到影响。

图4a至图4d分别示出根据本发明第二实施例的晶片键合结构制作方法中第一晶片的不同步骤的截面示意图。

如图4a所示，该方法开始于已经形成主要器件结构的第一晶片410。

第一晶片410包括第一半导体衬底411，以及在第一半导体衬底411依次堆叠的第一层间绝缘层412和第一键合层413。第一半导体衬底411例如为硅衬底。第一层间绝缘层412为绝缘层，例如由氧化硅组成。第一键合层413为介质层，例如由氧化硅组成。第一焊盘414与第一半导体衬底411中的有源区接触。

为了简明起见，在图中未示出第一半导体衬底411和第一层间绝缘层412之间的功能层。第一晶片410的功能层的内部结构与芯片类型有关。该功能层提供了晶体管的至少一部分结构。例如，第一晶片410的第一半导体衬底411中形成晶体管的源区和漏区，功能层中形成晶体管的栅叠层结构。在第一晶片410为3d存储器件芯片的情形下，功能层中的栅叠层结构包括多个层面的栅极导体层和用于隔开相邻栅极导体层的多个层间绝缘层，以及贯穿栅叠层结构的沟道柱。在第一晶片410为驱动电路芯片的情形下，功能层中的栅叠层结构例如包括单个层面的栅极导体层。

在第一键合层413的表面形成抗蚀剂层401。采用光刻工艺在抗蚀剂层401中形成多个开口402和403，从而形成掩膜。在该实施例中，开口402的横向尺寸大于开口403的横向尺寸，从而利用开口横向尺寸控制后续的蚀刻深度，其中，开口402将用于形成用于提供电连接的导电通道，开口403将用于形成改善图案分布的伪通道。优选地，开口402的横向尺寸为开口403的横向尺寸的1.5～10倍。

然后，采用抗蚀剂层401作为掩膜进行蚀刻，在第一键合层413中形成多个开口404和405，从而将抗蚀剂层401的图案转移至第一键合层413中，如图4b所示。

该步骤例如采用干法蚀刻(例如反应离子蚀刻)或湿法蚀刻工艺。在干法蚀刻中使用的蚀刻剂例如是蚀刻气体，在湿法蚀刻中使用的蚀刻剂例如是蚀刻溶液。在蚀刻期间，蚀刻剂经由抗蚀剂层401中的开口402和403到达第一键合层413的表面，从而逐渐去除第一键合层413的暴露部分，分别形成开口404和405。由于开口402的横向尺寸大于开口403的横向尺寸，因此，二者的蚀刻速率不同，因此，开口404的延伸深度大于开口405的延伸深度。利用蚀刻剂选择性以及通过控制蚀刻时间，开口404延伸穿过第一键合层413和第一层间绝缘层412，到达第一焊盘414的顶端表面停止，开口405则仅在第一键合层413中延伸，未到达第一层间绝缘层412。然后，采用灰化或溶剂溶解去除抗蚀剂层401。

然后，在第一键合层413上沉积金属层406，如图4c所示。

该步骤例如采用磁控溅射形成金属层406。该金属层例如由选自铂、银、铜、铝的金属或合金组成，优选地，由铜组成。该金属层406填充第一焊盘414的开口404以及仅在第一键合层413中延伸的开口405，并且在第一键合层413的表面横向延伸。

然后，采用化学机械平面化工艺去除金属层406位于第一键合层413表面上的部分，形成第一导电通道415和第一伪通道418，如图4d所示。

该步骤采用的化学机械平面化工艺，以第一键合层413作为停止层，从而可以完全去除金属层406位于第一键合层413表面上的部分。金属层406位于开口404的部分形成第一导电通道415，位于开口405的部分形成第一伪通道418。

在第一晶片410中，第一导电通道415和第一伪通道418的顶部暴露于第一键合层413的表面，第一导电通道415贯穿第一键合层413，并且延伸至第一层间绝缘层412中，第一导电通道415的底端与第一焊盘414接触，从而形成连续的导电路径，第一伪通道418的底端延伸至第一键合层413中，用于改善图案分布，而未形成导电路径。

在第一晶片410中，第一焊盘414和第一导电通道415组成双镶嵌结构。

然后，在第二晶片420中形成与第一晶片410彼此对准和相同的第二布线层426和第二伪布线层428，将第一晶片410和420的键合层彼此接触以形成晶片键合结构400，如图6所示。

图5a至图5d分别示出根据本发明第二实施例的晶片键合结构制作方法中第二晶片的不同步骤的截面示意图。

如图5a所示，该方法开始于已经形成主要器件结构的第二晶片420。

第二晶片420包括第二半导体衬底421，以及在第二半导体衬底421依次堆叠的第二层间绝缘层422和第二键合层423。第二半导体衬底421例如为硅衬底。第二层间绝缘层422为绝缘层，例如由氧化硅组成。第二键合层423为介质层，例如由氧化硅组成。在第二键合层423中还形成有第二布线层426和第二伪布线层428。第二焊盘424与第二半导体衬底421中的有源区接触。

为了简明起见，在图中未示出第二半导体衬底421和第二层间绝缘层422之间的功能层。第二晶片420的功能层的内部结构与芯片类型有关。该功能层提供了晶体管的至少一部分结构。例如，第二晶片410的第二半导体衬底421中形成晶体管的源区和漏区，功能层中形成晶体管的栅叠层结构。在第二晶片420为3d存储器件芯片的情形下，功能层中的栅叠层结构包括多个层面的栅极导体层和用于隔开相邻栅极导体层的多个层间绝缘层，以及贯穿栅叠层结构的沟道柱。在第二晶片420为驱动电路芯片的情形下，功能层中的栅叠层结构例如包括单个层面的栅极导体层。

在第二键合层423的表面形成抗蚀剂层401。采用光刻工艺在抗蚀剂层中形成多个开口407，从而形成掩膜。在该实施例中，开口将用于形成用于提供电连接的导电通道和用于改善图案分布的伪通道。

然后，采用抗蚀剂层401作为掩膜进行蚀刻，在第二键合层423中形成多个开口408，从而将抗蚀剂层407的图案转移至第二键合层423中，如图5b所示。

该步骤例如采用干法蚀刻(例如反应离子蚀刻)或湿法蚀刻工艺。在干法蚀刻中使用的蚀刻剂例如是蚀刻气体，在湿法蚀刻中使用的蚀刻剂例如是蚀刻溶液。在蚀刻期间，蚀刻剂经由抗蚀剂层401中的开口407到达第二键合层423的表面，从而逐渐去除第二键合层423的暴露部分，形成多个开口408。利用蚀刻剂选择性以及通过控制蚀刻时间，开口408延伸穿过第二键合层423，到达第二层间绝缘层422的顶端表面停止。然后，采用灰化或溶剂溶解去除抗蚀剂层401。

然后，在第二键合层423上沉积金属层406，如图5c所示。

该步骤例如采用磁控溅射形成金属层406。该金属层406例如由选自铂、银、铜、铝的金属或合金组成，优选地，由铜组成。该金属层406填充第二键合层423中的开口408，并且在第二键合层423的表面横向延伸。

然后，采用化学机械平面化工艺去除金属层406位于第二键合层423表面上的部分，形成第二布线层426和第二伪布线层428，如图5d所示。

该步骤采用的化学机械平面化工艺，以第二键合层423作为停止层，从而可以完全去除金属层406位于第二键合层423表面上的部分。金属层406位于第二导电通道425上的开口部分形成第二布线层426，位于其他位置的开口部分形成第二伪布线层428。

在第二晶片420中，第二布线层426和第二伪布线层428的顶部暴露于第二键合层423的表面，第二导电通道425将第二焊盘424与第二布线层426彼此电连接。第二键合层423中的第二伪布线层428用于改善图案分布，而未形成导电路径。

在第二晶片420中，第二焊盘424和第二导电通道425组成双镶嵌结构。

在键合过程中，第一晶片410的第一导电通道415与第二晶片420的第二布线层426彼此接触且金属键合，从而提供第一晶片410和第二晶片420之间的电连接，第一晶片410的第一伪通道418与第二晶片420的第二伪布线层428彼此接触且金属键合，从而提供第一晶片410和第二晶片420之间的机械连接。

第一晶片410的第一键合层413的表面为键合面。在键合面上分布多个第一导电通道415和多个第一伪通道418。根据第一晶片410和第二晶片420的电路互连设计第一导电通道415的数量和位置，以提供内部电路经由键合面的电连接。根据第一晶片410的金属密度分布设计第一伪通道418的数量和位置。在该实施例中，由于第一伪通道418的引入，可以改善键合面上的金属密度的分布，即，导电通道和伪通道共计的金属图案面积与键合面的表面积比例，在键合面的不同区域中大致相等。金属图案即晶片键合面中暴露的金属形状组成的图案，以晶片键合结构400为例，在第一晶片410中，金属图案包括第一导电通道415和第一伪通道418在第一晶片410的键合面暴露的金属形状，在第二晶片420中，金属图案包括第二布线层426和第二伪布线层428在第二晶片420的键合面暴露的金属形状。

在实施例中，第一导电通道415的横向尺寸大于第一伪通道418的横向尺寸。优选地，第一导电通道415的横向尺寸为第一伪通道418的横向尺寸的1.5～10倍。利用不同开口的横向尺寸差异，可以在同一个蚀刻工艺中形成延伸至不同深度的开口，分别用于导电通道和伪通道，因而第一晶片410中伪通道的形成无需附加的工艺步骤，从而降低工艺成本。

第一伪通道418的截面形状与第一导电通道415的截面形状通道相同或不同，例如均为矩形。在替代的实施例中，该截面形状可以是矩形、方形、三角形、圆形、椭圆形和多边形中的任意一种。第一伪通道418填充多个第一导电通道415周围的空白区域，以改善金属密度的分布。

图7示出根据本发明第三实施例的晶片键合结构的截面示意图。晶片键合结构500包括第一晶片510和第二晶片520。

第一晶片510包括第一半导体衬底511，以及在第一半导体衬底511依次堆叠的第一层间绝缘层512和第一键合层513。第一半导体衬底511例如为硅衬底。第一层间绝缘层512为绝缘层，例如由氧化硅组成。第一键合层513为介质层，例如由氧化硅组成。在第一晶片510还形成有贯穿第一键合层513并且延伸至第一层间绝缘层512中的第一导电通道515，以及仅在键合层中延伸的第一伪通道518。第一导电通道515和第一伪通道518的顶端暴露于第一键合层513的表面。第一导电通道515的横向尺寸大于第一伪通道518的横向尺寸。优选地，第一导电通道515的横向尺寸为第一伪通道518的横向尺寸的1.5～10倍。第一焊盘514与第一半导体衬底511中的有源区接触，第一导电通道515将第一焊盘514与第一布线层516彼此电连接。第一键合层513中的第一伪通道518用于改善图案分布，而未形成导电路径。

第二晶片520包括第二半导体衬底521，以及在第二半导体衬底521依次堆叠的第二层间绝缘层522和第二键合层523。第二半导体衬底521例如为硅衬底。第二层间绝缘层522为绝缘层，例如由氧化硅组成。第二键合层523为介质层，例如由氧化硅组成。在第二晶片520还形成有贯穿第二键合层523并且延伸至第二层间绝缘层522中的第二导电通道525，以及仅在键合层中延伸的第二伪通道528。第二导电通道525和第二伪通道528的顶端暴露于第二键合层523的表面。第二导电通道525的横向尺寸大于第二伪通道528的横向尺寸，例如，第二导电通道525的横向尺寸为第二伪通道528的横向尺寸的1.5～10倍。第二焊盘524与第二半导体衬底521中的有源区接触，第二导电通道525将第二焊盘524与第二布线层526彼此电连接。第二键合层523中的第二伪通道528用于改善图案分布，而未形成导电路径。

利用不同开口的横向尺寸差异，可以在同一个蚀刻工艺中形成延伸至不同深度的开口，分别用于导电通道和伪通道，因而，第一晶片510和第二晶片520中伪通道的形成无需附加的工艺步骤，从而降低工艺成本。

在键合过程中，第一晶片510的第一导电通道515与第二晶片520的第二导电通道525彼此接触且金属键合，从而提供第一晶片510和第二晶片520之间的电连接，第一晶片510的第一伪通道518与第二晶片520的第二伪通道528彼此接触且金属键合，从而提供第一晶片510和第二晶片520之间的机械连接。

根据本发明实施例的晶片键合结构，不仅在键合层中形成用于电连接的导电通道，而且形成用于改善金属分布的伪通道。第一晶片和第二晶片的导电通道和伪通道分别对准，其中仅导电通道与内部电路电连接，伪通道未形成导电路径。该晶片键合结构可以提高键合强度和可靠性，从而提高产品良率。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。