超结器件终端结构及其制备方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种超结器件终端结构及其制备方法。

背景技术：

在电力电子技术领域，功率器件扮演着不可替代的角色。其中，超结器件(superjunction)由于具有极高的耐压能力和优异的导电能力而备受关注，对于超结器件新结构的研发正成为业界研究的热点。

目前，超结功率器件的高耐压特性是超结器件研发的重要方向之一。其中，与超结器件的元胞区结构一样，超结器件终端区的终端结构也是采用p柱和n柱交替排列实现电荷平衡，以获得较高的击穿电压。由于超结器件的击穿电压对于电荷不平衡非常敏感，终端区掺杂柱的宽度、间距及浓度等工艺偏差均可能造成终端表面电场增大，进而发生器件终端提前击穿而损毁的现象。现有的超结终端结构不仅制作工艺难度较大，而且其可靠性受电荷不平衡影响较大，难以得到高耐压高可靠性的超结终端结构。

因此，有必要提出一种新的超结器件终端结构及其制备方法，解决上述问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结器件终端结构及其制备方法，用于解决现有技术中难以获得高耐压高可靠性的超结终端结构的问题。

为实现上述目的及其它相关目的，本发明提供了一种超结器件终端结构，包括：

第一导电类型的半导体衬底；

第一导电类型的外延层，形成于所述半导体衬底上；

第二导电类型的多个柱结构，形成于所述外延层中，且沿所述外延层的厚度方向延伸；多个所述柱结构在所述外延层中沿平行于所述半导体衬底表面的方向排列为有间隔的阵列；

第二导电类型的耐压增强区，形成于所述外延层中，并沿多个所述柱结构的排列方向延伸以将至少部分所述柱结构串接。

作为本发明的一种优选方案，所述耐压增强区与所述柱结构的底部之间的间距小于等于所述柱结构高度的三分之一。

作为本发明的一种优选方案，所述外延层、所述柱结构及所述耐压增强区的材料包含硅。

作为本发明的一种优选方案，所述半导体衬底包含硅衬底。

作为本发明的一种优选方案，多个所述柱结构具有相同宽度，并在所述外延层中等间距排列。

作为本发明的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。

本发明还提供了一种超结器件终端结构的制备方法，包括如下步骤：

提供第一导电类型的半导体衬底；

在所述半导体衬底上外延生长第一导电类型的外延层，在所述外延层中形成耐压增强区；

在所述外延层中形成具有第二导电类型的多个柱结构，多个所述柱结构沿所述外延层的厚度方向延伸；多个所述柱结构在所述外延层中沿平行于所述半导体衬底表面的方向排列为有间隔的阵列；所述耐压增强区沿多个所述柱结构的排列方向延伸以将至少部分所述柱结构串接。

作为本发明的一种优选方案，所述耐压增强区与所述柱结构的底部之间的间距小于等于所述柱结构高度的三分之一。

作为本发明的一种优选方案，所述外延层、所述柱结构及所述耐压增强区的材料包含硅。

作为本发明的一种优选方案，所述半导体衬底包含硅衬底。

作为本发明的一种优选方案，多个所述柱结构具有相同宽度，并在所述外延层中等间距排列。

作为本发明的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。

作为本发明的一种优选方案，所述外延层包括上下叠置的下层外延层和上层外延层，在所述半导体衬底上外延生长所述外延层时，形成所述耐压增强区的过程包括如下步骤：

在所述半导体衬底上外延生长所述下层外延层；

通过离子注入在所述下层外延层中形成所述耐压增强区；

在所述下层外延层上外延生长所述上层外延层，以形成所述外延层。

作为本发明的一种优选方案，形成所述柱结构的过程包括如下步骤：

在所述外延层上通过光刻和刻蚀形成沟槽，所述沟槽贯通所述耐压增强区；

在所述沟槽中外延生长填充层，并填满所述沟槽以形成所述柱结构。

作为本发明的一种优选方案，所形成的所述沟槽为多个，多个所述沟槽具有相同宽度，并在所述外延层中等间距排列。

如上所述，本发明提供一种超结器件终端结构及其制备方法，通过以所述耐压增强区串接多个所述柱结构，在实现超结终端区电荷平衡的同时，改善终端电场分布和耗尽层曲率，使耐压提高。本发明提供的制备方法制备过程简单且成本较低，适于大批量生产。

附图说明

图1显示为本发明实施例一中提供的一种超结器件终端结构的制备方法的流程图。

图2显示为本发明实施例一中提供的半导体衬底的截面示意图。

图3显示为本发明实施例一中在半导体衬底上外延生长下层外延层，并通过离子注入在下层外延层中形成耐压增强区的截面示意图。

图4显示为本发明实施例一中在离子注入后通过高温退火工艺使注入区扩散以获得合适的耐压增强区的截面示意图。

图5显示为本发明实施例一中在下层外延层上继续外延生长上层外延层的截面示意图。

图6显示为本发明实施例一中在半导体衬底上外延生长外延层并形成耐压增强区103后的截面示意图。

图7显示为本发明实施例一中在外延层内形成的沟槽的截面示意图。

图8显示为本发明实施例一中在外延层内形成的柱结构的截面示意图。

图9显示为本发明实施例一中在外延层内形成的柱结构的局部俯视图。

图10显示为本发明实施例一中提供的一种超结器件终端结构的截面示意图。

图11显示为现有技术中超结器件关断时的超结器件终端结构中耗尽区边界示意图。

图12显示为本发明实施例一中超结器件关断时的超结器件终端结构中耗尽区边界示意图。

元件标号说明

101半导体衬底

102外延层

102a下层外延层

102b上层外延层

103耐压增强区

104柱结构

104a沟槽

105介质层

l柱结构的宽度

s柱结构之间的间距

s1～s3步骤1)～3)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

请参阅图1至图12，本发明提供了一种超结器件终端结构的制备方法，包括如下步骤：

1)提供第一导电类型的半导体衬底101；

2)在所述半导体衬底101上外延生长具有第一导电类型的外延层102，在所述外延层102中形成耐压增强区103；

3)在所述外延层102中形成具有第二导电类型的多个柱结构104，多个所述柱结构104沿所述外延层102的厚度方向延伸；多个所述柱结构104在所述外延层102中沿平行于所述半导体衬底101表面的方向排列为有间隔的阵列；所述耐压增强区103沿多个所述柱结构104的排列方向延伸以将至少部分所述柱结构104串接。

在步骤1)中，请参阅图1的s1步骤及图2，提供第一导电类型的半导体衬底101。图2是所述半导体衬底101的截面示意图。可选地，在本实施例中，所述第一导电类型为n型，所述半导体衬底101为n型硅衬底。在本发明的其他实施案例中，所述半导体衬底101也可以选为p型硅衬底或其他半导体衬底。

在步骤2)中，请参阅图1的s2步骤及图3至图6，在所述半导体衬底101上外延生长具有第一导电类型的外延层102，在所述外延层102中形成耐压增强区103。图6是在所述半导体衬底101上外延生长所述外延层102并形成所述耐压增强区103后的截面示意图。可选地，在本实施例中，所述外延层102为硅材料，具有与所述半导体衬底101相同的第一导电类型，即n型。n型的硅层可以通过在外延生长过程中进行掺杂得到。所述外延层102的厚度范围可选为介于10微米至60微米之间，可以根据超结器件的设计需求进行变动。所述耐压增强区103形成于所述外延层102中靠近所述半导体衬底101的区域，即埋设于所述外延层102中。

作为示例，如图3至图6所示，所述外延层102包括上下叠置的下层外延层102a和上层外延层102b，在所述半导体衬底101上外延生长所述外延层102时，形成所述耐压增强区103的过程包括如下步骤：

a)在所述半导体衬底101上外延生长所述下层外延层102a；

b)通过离子注入在所述下层外延层102a中形成所述耐压增强区103；

c)在所述下层外延层102a上外延生长所述上层外延层102b，以形成所述外延层102。

具体地，在本实施例中，所述下层外延层102a和所述上层外延层102b都为硅材料。如图3所示，在所述半导体衬底101上外延生长所述下层外延层102a，并通过离子注入在所述下层外延层102a中形成所述耐压增强区103。可选地，如图4所示，在离子注入后，可以通过高温退火工艺使注入区扩散以获得合适的所述耐压增强区103。如图5所示，在所述下层外延层102a上继续外延生长所述上层外延层102b，最终形成图6中所示的完整的所述外延层102，所述耐压增强区103埋设于所述外延层102中。

在步骤3)中，请参阅图1的s3步骤及图7至图9，在所述外延层102中形成具有第二导电类型的多个柱结构104，多个所述柱结构104沿所述外延层102的厚度方向延伸；多个所述柱结构104在所述外延层102中沿平行于所述半导体衬底101表面的方向排列为有间隔的阵列；所述耐压增强区103沿多个所述柱结构104的排列方向延伸以将至少部分所述柱结构104串接。具体地，在本实施例中，所述柱结构104的材料包括硅，具有第二导电类型，即p型。如图8和图9所示，所述柱结构104为多个，多个所述柱结构104具有相同宽度，并在所述外延层102内等间距排列。图8是在所述外延层102内形成的所述柱结构104的截面示意图，图9是其局部俯视图。其中，图9展示了由两个所述柱结构104排列成的等间距的阵列，而在实际的超结器件中，一般由数百至数千个所述柱结构104排成等间距的阵列。由于在超结器件中，所述柱结构104的宽度l及所述柱结构104之间的间距s对超结器件的耐压等性能具有重要影响，一般会将所述柱结构104设计为相同的宽度及相同的间距，即具有统一的节距(pitchsize)。例如，在所述柱结构104排列成的阵列中，所述宽度l可设为5微米，而所述间距s可设为6微米。

作为示例，如图7和图8所示，本实施例中的超结器件采用沟槽型结构，即所述柱结构104通过在所述外延层102上形成沟槽104a，并在所述沟槽104a中外延生长填充层得到所述柱结构104。具体地，在图7中，在所述外延层102上通过光刻工艺形成图形化的光刻胶掩膜层或通过光刻刻蚀形成介质层构成的硬掩膜层，以所述光刻胶掩膜层或硬掩膜层作为刻蚀阻挡层，对所述外延层102进行干法刻蚀，如drie刻蚀，并形成所述沟槽104a。可选地，所述沟槽104a的深度范围介于5微米至55微米之间，例如42微米，可以根据所述外延层102的厚度及超结器件设计需求进行变动。在图8中，通过在所述沟槽104a中外延生长具有第二导电类型的填充层，即p型的硅材料，填满所述沟槽104a，以形成所述柱结构104。在所述沟槽104a中外延生长完所述填充层后，还包括使用化学机械研磨等方法去除残留在所述外延层102表面的多余填充层的步骤。

作为示例，在本实施例中，所述第一导电类型为n型且所述第二导电类型为p型。而在本发明的其他实施案例中，也可以选择将所述第一导电类型设为p型，而所述第二导电类型设为n型。例如，在p型的硅衬底上外延生长p型的硅材料，并形成n型硅柱结构。

作为示例，如图8所示，所述耐压增强区103与所述柱结构104的底部之间的间距小于等于所述柱结构104高度的三分之一。即所述耐压增强区103位于所述柱结构104的底部附近，多个所述柱结构104之间由所述耐压增强区103在底部附近串接，这将能够显著改善终端区的电场分布。需要指出的是，本实施例中，所述耐压增强区103仅串接了终端区中的部分所述柱结构104，在本发明的其他实施案例中，所述耐压增强区103也可以完全串接终端区中的所有所述柱结构104。

作为示例，如图10所示，在形成所述柱结构104后，还包括在所述外延层102的上表面覆盖介质层105的步骤。可选地，所述介质层105包括二氧化硅层、氮化硅层或两者的组合。需要指出的是，本实施例仅对超结器件的终端区的结构进行了详细描述，而超结器件的元胞区的结构对于本实施例的实施并无影响，本实施例对元胞区的结构不作限定，在元胞区还可以形成源区、栅极和金属电极等结构。此外，所述柱结构104与所述耐压增强区103一般都是同类型材料构成的，且具有相同的掺杂类型，因此可以看做是一体的。

此外，本实施例为了清楚描述制备方法的各步骤，对各步骤进行了标号排序，但这并不限定本发明所述制备方法的各步骤的具体实施顺序，本领域技术人员可以根据实际情况对实施顺序进行调整。

如图10所示，本发明还提供了一种超结器件终端结构，包括：

第一导电类型的半导体衬底101；

第一导电类型的外延层102，形成于所述半导体衬底101上；

第二导电类型的多个柱结构104，形成于所述外延层102中，且沿所述外延层102的厚度方向延伸；多个所述柱结构104在所述外延层102中沿平行于所述半导体衬底101表面的方向排列为有间隔的阵列；

第二导电类型的耐压增强区103，形成于所述外延层102中，并沿多个所述柱结构104的排列方向延伸以将至少部分所述柱结构104串接。

作为示例，所述耐压增强区103与所述柱结构104的底部之间的间距小于等于所述柱结构104高度的三分之一。

作为示例，所述半导体衬底101包含硅衬底。可选地，所述半导体衬底101为n型硅衬底。所述外延层102为硅材料，具有与所述半导体衬底101相同的第一导电类型，即n型。所述柱结构104的材料包括硅。所述柱结构104为多个，多个所述柱结构104具有相同宽度，并在所述外延层102内等间距排列，如图8和图9所示。所述耐压增强区103形成于所述外延层102中靠近所述半导体衬底101的区域，即埋设于所述外延层102中，并沿多个所述柱结构104的排列方向延伸以将至少部分所述柱结构104串接。

作为示例，本实施例中，所述第一导电类型为n型且所述第二导电类型为p型。在本发明的其他实施案例中，也可以是所述第一导电类型为p型且所述第二导电类型为n型。

作为示例，如图10所示，所述超结器件终端结构还包括介质层105，覆盖于所述外延层102的上表面。

本发明通过引入串接多个所述柱结构104的所述耐压增强区103，在实现超结电荷平衡的同时，改善终端电场分布和耗尽层曲率，使耐压提高。如图11中虚线所示是现有技术中超结器件关断时的超结器件终端结构中耗尽区边界，如图12所示中虚线所示是本实施例中超结器件关断时的超结器件终端结构中耗尽区边界。由于本实施例中的超结器件的漂移区内还引入了所述耐压增强区103，优化了终端电场分布和耗尽层曲率，相比现有技术中的超结结构，本实施例中的超结器件关断时的耗尽区得到大幅扩展，因而终端结构的耐压特性得到显著增强。

实施例二

本实施例提供了一种超结器件终端结构及其制备方法，与实施例一中的超结器件终端结构相比，本实施例的区别在于，本实施例中的所述耐压增强区可以为多层结构。

作为示例，基于实施例一中所引入的所述耐压增强区的基础上，在所述耐压增强区的下方有间隔地再引入另一层具有相同结构的所述耐压增强区，并同样串接多个所述柱结构。

本实施例所提供超结器件终端结构的其他组成以及制备方法与实施例一相同，此处不再赘述。

相比实施例一中的超结器件终端结构，本实施例所提供的超结器件终端结构引入了双层的耐压增强区，能够强化终端电场分布，扩大耗尽层范围，从而进一步提升超结器件终端结构的耐压特性。

综上所述，本发明提供了一种超结器件终端结构及其制备方法，所述超结器件终端结构包括：第一导电类型的半导体衬底；第一导电类型的外延层，形成于所述半导体衬底上；第二导电类型的多个柱结构，形成于所述外延层中，且沿所述外延层的厚度方向延伸；多个所述柱结构在所述外延层中沿平行于所述半导体衬底表面的方向排列为有间隔的阵列；第二导电类型的耐压增强区，形成于所述外延层中，并沿多个所述柱结构的排列方向延伸以将至少部分所述柱结构串接。所述超结器件终端结构的制备方法，包括如下步骤：提供第一导电类型的半导体衬底；在所述半导体衬底上外延生长第一导电类型的外延层，在所述外延层中形成耐压增强区；在所述外延层中形成具有第二导电类型的多个柱结构，多个所述柱结构沿所述外延层的厚度方向延伸；多个所述柱结构在所述外延层中沿平行于所述半导体衬底表面的方向排列为有间隔的阵列；所述耐压增强区沿多个所述柱结构的排列方向延伸以将至少部分所述柱结构串接。本发明通过以所述耐压增强区串接多个所述柱结构，在实现超结终端区电荷平衡的同时，改善终端电场分布和耗尽层曲率，使耐压提高。本发明提供的制备方法制备过程简单且成本较低，适于大批量生产。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。