氮化镓晶体管中的CMOS兼容隔离漏电改进的制作方法

本公开的实施例处于集成电路结构的领域中，并且特别地，本公开的实施例是氮化镓（gan）晶体管中的cmos兼容隔离漏电改进。

背景技术：

在过去几十年内已经以许多能力实现片上系统（soc）。soc解决方案供应了不能由板级部件集成匹配的扩缩的优势。尽管模拟和数字电路已经长期集成到相同衬底上以提供一种提供混合信号能力的soc形式，但针对移动计算平台（诸如，智能电话和平板）的soc解决方案仍然难以捉摸，这是因为这些器件典型地包括与高电压、高功率和高频率中的两个或更多个一起操作的部件。由此，传统移动计算平台典型地利用iii-v族化合物半导体（诸如，gaas异质结双极型晶体管（hbt））以在ghz载波频率处生成足够的功率放大，且利用横向扩散硅mos（ldmos）技术以管理电压转换和功率分布（包括升压和/或降压电压转换等的电池电压调节）。那么，传统硅场效应晶体管实现cmos技术是用于移动计算平台内的逻辑和控制功能的第三种器件技术。

在移动计算平台中利用的多种晶体管技术总体上限制了器件的可扩缩性，且因而成为更大功能、更高集成水平、更低成本和更小形状因子等的障碍。尽管将集成这三种器件技术中的两种或更多种的针对移动计算空间的soc解决方案因而是有吸引力的，但soc解决方案的障碍是缺少既具有足够速度（即，足够高的增益截止频率ft）又具有足够高的击穿电压（bv）的可扩缩晶体管技术。

一种有希望的晶体管技术基于iii族氮化物（iii-n）。然而，该晶体管技术面临着在扩缩到小于100nm的特征大小（例如，栅极长度）时的基本困难，其中邻近iii-n晶体管之间由于它们彼此的接近度所致的寄生电容变得难以控制。先前的大学研究技术使用仅利用空气填充的空间来隔离邻近iii-n晶体管，其中没有材料被有意地沉积在邻近器件之间。然而，在邻近晶体管之间需要材料以制造复杂集成电路，其中平坦表面在每一个后续层之间是期望的。

附图说明

图1a和1b是根据实施例的包括一对邻近iii-n晶体管的集成电路结构的横截面图示。

图2a和2b是根据第一实施例的包括具有改进绝缘体结构的一对邻近iii-n晶体管的集成电路结构的横截面图示。

图3是图示了包括利用标准材料填充的沟槽的结构之间的漏电改进的曲线图。

图4是根据第二实施例的包括具有改进绝缘体结构的一对邻近iii-n晶体管的集成电路结构的横截面图示。

图5a-5g是图示了示出根据第一实施例的具有浅沟槽隔离结构的一对iii-n晶体管的制造的横截面视图的图。

图6a-6f是图示了示出根据第二实施例的由隔离结构分离的一对iii-n晶体管的制造的横截面视图的图，该隔离结构包括iii-n衬底中的至少两个间隙和将这两个晶体管进行分离的介电材料。

图7a和7b是根据本文公开的实施例中的一个或多个的包括具有cmos兼容隔离结构的一个或多个iii-n晶体管的管芯和晶片的顶视图。

图8是根据本文公开的实施例中的一个或多个的可包括具有cmos兼容隔离结构的一个或多个iii-n晶体管的集成电路（ic）器件组件的横截面侧视图。

图9图示了根据本公开的一个实现方式的计算设备。

具体实施方式

描述了氮化镓（gan）晶体管中的cmos兼容隔离漏电改进。在以下描述中，阐述了许多具体细节（诸如，具体材料和工具加工体制），以便提供本公开的实施例的透彻理解。对本领域技术人员来说应当领会，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，未详细描述公知特征（诸如，单或双镶嵌处理）以免不必要地使本公开的实施例模糊。此外，应当理解，附图中所示的各种实施例是图示性表示，而不必然按比例绘制。在一些情况下，进而将以最有助于理解本公开的方式将各种操作描述为多个分立操作，然而，描述的次序不应当被理解成暗示这些操作必然取决于次序。特别地，这些操作不必按呈现的次序执行。

某个术语还可以仅出于参考的目的而在以下描述中使用，且因而不意在进行限制。例如，诸如“上”、“下”、“在……之上”、“在……之下”、“底”和“顶”之类的术语指代所参考的图中的方向。诸如“正”、“背”、“后”和“侧”之类的术语描述了部件在通过参考描述处于讨论中的部件的文本和关联附图而变得清楚的一致但任意的参考系内的部分的取向和/或位置。这种术语可以包括上面具体提及的词语、其派生词和类似意义的词语。

本文描述的一个或多个实施例涉及用于制造iii-n晶体管（诸如，具有以cmos兼容的方式改进的隔离漏电的氮化镓（gan）晶体管）的结构和架构。实施例可以包括或涉及iii-v晶体管、gan晶体管、隔离结构、浅沟槽、气隙、以及片上系统（soc）技术和rf滤波器中的一个或多个。可以实现一个或多个实施例，以实现高性能后端晶体管，以便潜在地增加后端逻辑加存储器在未来技术节点的soc中的单片集成。

为了提供上下文，图1a和1b是根据实施例的包括一对邻近iii-n晶体管的集成电路结构的横截面图示。在一个实施例中，集成电路结构100的基底包括硅衬底102和硅衬底102上面的iii-氮化物（iii-n）衬底104。一对iii-n晶体管（诸如，gan晶体管106）中的每一个iii-n晶体管可以包括源极和漏极（s/d）区108、s/d区108之间的极化层110和极化层110上面的栅电极112。在一个实施例中，间隔部114可以位于栅电极112的两侧中的任一侧上。金属化部或接触部116可以被形成在相应s/d区108上。

如图1a中所示，随着gan晶体管106被扩缩到小于100nm的特征大小（例如，栅极长度）且仅由介电材料118分离，可以在邻近gan晶体管106之间由于它们的接近度而引起寄生电容（ileak），其可能难以控制。

图1b示出了将来自图1a的介电材料118替换为利用空气填充的空间120以隔离邻近gan晶体管106的集成电路结构101的另一实施例，其中没有其他材料被有意地沉积在邻近器件之间。然而，这似乎不是切实可行的解决方案，这是由于为了制造垂直复杂的集成电路，要求每一个层的平坦表面以制造每一个后续层。gan晶体管106之间的空间120在器件层中创建防止器件层具有平坦表面的孔。

根据本文描述的一个或多个实施例，描述了具有cmos兼容隔离结构的iii-n晶体管。本文描述的实施例可以包括有效地减小晶体管之间的寄生电容的iii-n晶体管之间的绝缘结构。在本文描述的一个实施例中，绝缘体结构部分地位于iii-n衬底中以及邻近iii-n晶体管之间的电介质中。绝缘体结构是根据两个实施例来形成的。在一个实施例中，绝缘体结构包括：利用氧化物、氮化物或低k电介质填充的浅沟槽；或者可选地，双层堆叠，其包括氧化物、氮化物或低k电介质和高k衬里。在第二实施例中，绝缘体结构包括iii-n衬底和介电材料中的至少两个间隙，其中第一间隙与第一iii-n晶体管相接触并且第二间隙与第二iii-n晶体管相接触。在一个实施例中，间隙可以包括气隙，但可以包括利用任何其他合适气体、电介质和/或液体填充的间隙。

图2a和2b是根据第一实施例的包括具有改进绝缘体结构的一对邻近iii-n晶体管的集成电路结构的横截面图示。类似于图1a和1b，集成电路结构200的基底包括硅衬底202和硅衬底202上面的iii-氮化物（iii-n）衬底204。iii-n晶体管206中的每一个可以包括源极和漏极（s/d）区208、(s/d)208之间的iii-n衬底204上的极化层220和极化层220上面的栅电极212。在一个实施例中，间隔部214可以位于栅电极212的两侧中的任一侧上。可以在相应(s/d)区208上形成金属接触部216。应当理解，极化层220下面的gan沟道（未示出）可以是gan衬底204的一部分。在一个实施例中，iii-n晶体管206可以包括iii-n半导体材料，诸如氮化镓（gan）、氮化铟（inn）、氮化铝（aln）及其化合物。

为了增大接触部216与s/d区208之间的界面的表面积，可以形成具有如所示的非平面的或粗糙的表面的s/d区208。非平面的或粗糙的表面在s/d接触部208的占用空间内产生非水平的表面。如本文所使用，“非水平的表面”是与下层gan衬底204的主要或首要表面不平行的表面。非水平的表面的包括提供了界面的附加表面积，而无需扩充占用空间。如本文所使用，粗糙的表面可以指代未抛光（例如，利用化学机械平坦化（cmp）工艺）的表面。

根据第一实施例并且如图2a中所示，iii-n晶体管206由包括利用材料221填充的浅沟槽218的绝缘体结构分离。如所示的那样，浅沟槽218是跨iii-n晶体管206之间的整个跨度而形成的，使得第一和第二iii-n晶体管的相应源极和漏极区208的侧形成浅沟槽218的侧壁。在一个实施例中，浅沟槽的宽度可以是大致300nm至若干微米。因为材料221与晶体管206的侧壁相接触，所以选择与氮化镓兼容的材料221。在该上下文中兼容性意味着：材料221创建与氮化镓的良好界面，使得在两者之间的界面处几乎没有乃至没有由于固定的充电材料或者材料221与氮化镓之间的相互作用而形成电荷。在一个实施例中，填充沟槽的材料221可以包括任何氧化物或氮化物或者低k电介质，并且示例可以包括c掺杂siox、sin等等，然而应当注意，低k电介质由于电容惩罚而更贴切。

在实施例中，沟槽218被填充以使得材料221与iii-n晶体管206的相应源极和漏极区208上的金属接触部216的顶部共面，以在晶体管iii-n206上面创建平坦表面。

如图2b中所示，在另一实施例中，可以利用双层堆叠填充浅沟槽218，该双层堆叠包括：在浅沟槽218的侧壁和底部上形成的高k电介质衬里222；以及在高k电介质衬里222的层上形成以填充浅沟槽218的剩余部分的材料221，诸如氧化物、氮化物或低k电介质。在一个实施例中，高k电介质衬里222可以包括氧化铝和氧化铪之一。在一个实施例中，高k电介质衬里222在厚度方面是大致2nm。

在图2a和2b中所示的实施例两者中，浅沟槽在高度方面是大致200nm至500nm，但在一个实施例中未达到si衬底202的深度。

图3是图示了包括利用标准材料（诸如al2o3（堆叠#1））填充的沟槽的结构相对于利用本实施例的氮化硅/氧化硅（堆叠#2）填充的浅沟槽之间的漏电改进的曲线图。y轴是以伏特为单位的从台面到台面的漏电，并且x轴是电流。如所示的那样，具有传统材料的堆叠#1导致1.00e-07的漏电，而堆叠#2将漏电减小到大致1.00e-11。由于比例是对数的，因此由利用氧化硅填充的沟槽提供的漏电中的减小例如是显著的。

图4是根据第二实施例的包括具有改进绝缘体结构的一对邻近iii-n晶体管的集成电路结构的横截面图示，其中图2a的相似部件具有相似附图标记。类似于图2a，集成电路结构400的基底包括硅衬底202和硅衬底202上面的iii-氮化物（iii-n）衬底204。一对iii-n晶体管（诸如，gan晶体管206）中的每一个iii-n晶体管可以包括源极和漏极s/d区208、s/d208之间的iii-n衬底204上的极化层120和极化层120上面的栅电极212。在一个实施例中，间隔部214可以位于栅电极212的两侧中的任一侧上。可以在相应s/d区208上形成金属接触部216。

根据第二实施例并且如图4中所示，iii-n晶体管206由包括至少两个间隙的绝缘体结构分离，该至少两个间隙是与第一iii-n晶体管邻近的第一间隙404a和与第二iii-n晶体管206邻近的第二间隙404b（统称为间隙404）。在一个实施例中，第一间隙404a与第一iii-n晶体管物理接触，并且第二间隙404b与第二iii-n晶体管相接触。绝缘体结构包括第一和第二iii-n晶体管206之间的层间电介质（ild）402。ild402还可以覆盖iii-n晶体管206的金属接触部216之间的分隔部214和栅电极。

第一和第二间隙404a和404b被部分地形成在iii-n衬底204中且被部分地形成在ild402中。更具体地，在一个实施例中，第一间隙404a和第二间隙404b具有相应顶部分和底部分，其中顶部分位于ild402中第一和第二iii-n晶体管206的相应源极和漏极区208的高度的大致1/2处，并且底部分位于iii-n衬底204中iii-n衬底204的深度的大致一半处，使得底部分不接触硅衬底202。如所示的那样，第一和第二间隙404a和404b被形成为具有下述边界的开口，该边界：由ild402沿顶部分且沿第一侧限定；由iii-n衬底204沿底部分界定；以及由源极和漏极区208以及iii-n衬底204两者沿第二侧界定。

间隙404可以包括例如气隙，但可以包括利用任何其他合适气体、电介质和/或液体填充的间隙。如所提及的那样，在各种实施例中，间隙404的存在可以减小寄生电容，从而提高第一和第二iii-n晶体管206的性能。

图5a-5g是图示了示出根据第一实施例的具有浅沟槽隔离结构的一对iii-n晶体管的制造的横截面视图的图。如考虑到所形成的结构而言将明显的是，该工艺公开了用于iii-n晶体管隔离的技术。各种晶体管几何结构可以受益于本文描述的技术，其包括但不限于hemt、phemt、采用2deg架构的晶体管、采用3deg（或3d极化fet）架构的晶体管、采用多量子阱（mqw）或超晶格架构的晶体管。附加地，该技术可以用于形成cmos晶体管/器件/电路，其中本文以各种方式描述的iii-n材料（诸如gan）晶体管结构例如用于cmos的n-mos晶体管。

图5a图示了在通过外延生长来形成gan层并且在gan层上形成极化层之后的制造工艺。在一些实施例中，衬底可以是si、sige或ge的块衬底。极化层可以包括铝和氮化物合金，诸如铝铟氮化物（alxini_xn）或铝镓氮化物（alxgai-xn）。极化层的一部分可以包括氮化铝（aln）的中间层，其可以沉积在gan层上，以有助于促进极化层的剩余部分的形成并进一步支持所得沟道中的迁移率。将在极化层和gan层的界面处形成导电沟道。gan层和极化层的形成可以包括任何合适技术，诸如，在金属有机化学气相沉积（mocvd）室中生长gan层和极化层或者任何其他合适沉积工艺。

图5b图示了在执行浅沟槽隔离（sti）之后的制造工艺，其中对极化层和gan层进行蚀刻以限定隔离区域以及邻近源极和漏极区的位置。沟槽将极化部分与极化层的其他部分进行隔离。如下面所描述，源极和漏极区可以邻近于沟槽而形成。极化层的部分的移除导致隔离的导电沟道。

图5c图示了在执行sti填充和抛光之后的制造工艺，其中利用介电材料（诸如，氧化硅）填充沟槽，或者可选地，首先利用高k材料内衬沟槽且然后利用氧化物填充沟槽，接着使用诸如化学-机械平坦化（cmp）之类的技术来移除过度的电介质。在一个实施例中，高k电介质衬里可以包括氧化铝和氧化铪之一。

图5d图示了在通过沉积虚拟（dummy）栅极氧化物、虚拟栅电极（例如，多晶硅）和虚拟栅电极的每一侧上的分隔部而形成的虚拟栅极的形成之后的制造工艺。

图5e图示了在通过掩蔽图5d的结构并进行蚀刻以移除s/d区中的极化层、接着外延再生长n型s/d材料来邻近于沟槽而形成源极和漏极s/d区之后的制造工艺。例如，材料可以是掺杂有si以形成n型s/d区的铟镓氮化物（ingan）。在一些实施例中，s/d材料可以是n型掺杂的氮化镓、具有分等级的铟成分的n型掺杂的铟镓氮化物、或者任何其他合适材料。

图5f图示了在将层间电介质（ild）沉积和平坦化到例如虚拟栅电极的顶部或当前器件级别的顶部并且将来自图5c的附加介电材料添加到沟槽之后的制造工艺。

图5g图示了在取代金属栅极（rmg）工艺之后的制造工艺，其中移除虚拟栅电极和栅极氧化物以暴露晶体管的沟道区，并且在所暴露的沟道区中分别形成栅极电介质和取代金属栅极。图5g还示出了在下述操作之后的工艺：对ild进行蚀刻以形成孔以及在该孔中形成的与s/d区相接触的金属接触部（例如，m0），从而完成该工艺。在一个实施例中，金属接触部可以包括钨或者任何其他合适导电材料。

其他实施例可以包括由任何合适工艺（诸如，其中沉积栅极电介质/栅极金属的减法工艺以及然后接着一个或多个蚀刻工艺）形成的标准栅堆叠。还可以执行任何数目的标准后端工艺，以有助于完成一个或多个晶体管的形成。

以上面的方式在没有高k衬里的情况下将邻近iii-n晶体管与利用氧化物、氮化物或低k材料填充的浅沟槽隔离结构进行隔离依赖于：cmos兼容流；以及适当材料的对iii-n侧壁进行钝化且减少通过这些界面的漏电的工程。该方案可以被用在现代硅300毫米半导体制造厂中。该工艺提供了iii-n器件与硅cmos的准备好的集成。

图6a-6f是图示了示出根据第二实施例的由隔离结构分离的一对iii-n晶体管的制造的横截面视图的图，该隔离结构包括iii-n衬底中的至少两个间隙和将这两个晶体管进行分离的介电材料。如考虑到所形成的结构而将明显的是，该工艺公开了用于iii-n晶体管隔离的技术。各种晶体管几何结构可以受益于本文描述的技术，其包括但不限于hemt、phemt、采用2deg架构的晶体管、采用3deg（或3d极化fet）架构的晶体管、采用多量子阱（mqw）或超晶格架构的晶体管。附加地，该技术可以用于形成cmos晶体管/器件/电路，其中本文以各种方式描述的iii-n材料（诸如gan）晶体管结构例如用于cmos的n-mos晶体管。

图6a图示了在si衬底上外延生长gan层并且在gan层上形成极化层之后的制造工艺。在一些实施例中，衬底可以是si、sige或ge的块衬底。极化层可以包括铝+氮化物合金，诸如铝铟氮化物（alxini_xn）或铝镓氮化物（alxgai-xn）。极化层的一部分可以包括氮化铝（aln）的中间层，其可以沉积在gan层上，以有助于促进极化层的剩余部分的形成并进一步支持所得沟道中的迁移率。将在极化层和gan层的界面处形成导电沟道。gan层和极化层的形成可以包括任何合适技术，诸如，在金属有机化学气相沉积（mocvd）室中生长gan层和极化层或者任何其他合适沉积工艺。

图6b图示了在执行浅沟槽隔离（sti）之后的制造工艺，其中对极化层和gan层进行蚀刻以限定隔离区域以及邻近源极和漏极区的位置。沟槽将极化部分与极化层的其他部分进行隔离。如下面所描述，源极和漏极区可以邻近于沟槽而形成。极化层的部分的移除导致隔离的导电沟道。

图6c图示了在形成和蚀刻牺牲层以在沟槽的侧壁上形成分隔部之后的制造工艺。

图6d图示了在执行sti填充和抛光之后的制造工艺，其中利用介电材料填充沟槽的剩余部分，接着使用诸如化学-机械平坦化（cmp）之类的技术来移除过度的电介质。

图6e图示了在完成gan晶体管到金属层m0之后的制造工艺。完成gan晶体管到m0可以包括：通过掩蔽图6d的结构并进行蚀刻以移除s/d区中的极化层、接着外延再生长n型s/d材料来形成源极和漏极s/d区；形成虚拟栅极；形成层间电介质（ild）并对其进行平坦化；移除虚拟栅电极以暴露沟道区并在所暴露的沟道区上面形成取代金属栅极；以及形成与s/d区相接触的金属接触部（例如，m0）。

图6f图示了在从沟槽的侧壁蚀刻分隔部以在gan晶体管的每一侧上揭露相应气隙之后的制造工艺。在一个实施例中，可以利用任何合适气体和/或液体填入气隙，或者使气隙仅剩下空气。

其他实施例可以包括由任何合适工艺（诸如，其中沉积栅极电介质/栅极金属的减法工艺以及然后接着一个或多个蚀刻工艺）形成的标准栅堆叠。还可以执行任何数目的标准后端工艺，以有助于完成一个或多个晶体管的形成。

将邻近iii-n晶体管与至少两个间隙（例如，气隙）进行隔离将空气隔离与cmos兼容流进行组合。具体地，已经处于气隙技术的演进中，由此针对结构刚性而放置牺牲材料并且然后在该工艺的结尾处移除牺牲材料以减小寄生电容。这已经典型地在beol中完成，但根据本实施例被实现为sti堆叠的一部分。这种兼容方案在现代硅300毫米半导体制造厂中将iii-n器件的优点与硅cmos进行组合。

在图5a-5g和6a-6f两者中，可以在任何合适下层衬底或结构（未示出）上面形成gan衬底层。在实施例中，下层衬底是表示用于制造集成电路的一般工件对象的硅（111）衬底。下层衬底常常包括硅或另一半导体材料的晶片或其他件。合适半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅（soi）以及由其他半导体材料形成的类似衬底，诸如，包括锗、碳或iii-v族材料的衬底。下层衬底还可以包括半导体材料、金属、电介质、掺杂物和在半导体衬底中常见的其他材料。

取决于最终使用或目标应用，极化层210可以包括氮化铝（aln）、铝镓氮化物（algan）、铟铝氮化物（inaln）、铟铝镓氮化物（inalgan）或任何其他合适材料。在图2a、2b和4中所示的示例结构中，栅堆叠可以包括栅电极和直接在栅电极下面形成的栅极电介质。栅极电介质可以是例如诸如二氧化硅之类的任何合适氧化物或者高k栅极电介质材料。高k栅极电介质材料的示例包括例如氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铅锌铌酸盐。在一些实施例中，可以在栅极电介质层上实施退火工艺，以在使用高k材料时改进栅极电介质层的质量。一般地，栅极电介质的厚度应当足以将栅电极与源极和漏极接触部电隔离。

进一步地，栅电极可以包括许多种材料，诸如多晶硅、氮化硅、碳化硅或者各种合适金属或金属合金，诸如例如铝（al）、钨（w）、钛（ti）、钽（ta）、铜（cu）、氮化钛（tin）或氮化钽（tan）。还可以执行各种后端工艺，诸如，使用例如硅化工艺（一般地，接触金属的沉积和后续退火）来在s/d区208上形成接触部216。

本文描述的集成电路结构可以被包括在电子器件中。作为一个这样的装置的示例，图7a和7b是根据本文公开的实施例中的一个或多个的包括具有cmos兼容隔离结构的一个或多个iii-n晶体管的管芯和晶片的顶视图。

参考图7a和7b，晶片700可以由半导体材料组成，且可以包括具有在晶片700的表面上形成的集成电路（ic）结构的一个或多个管芯702。管芯702中的每一个可以是包括任何合适ic（例如，诸如上面描述的包括具有cmos兼容隔离结构的一个或多个iii-n晶体管的ic）的半导体产品的重复单元。在半导体产品的制造完成之后，晶片700可以经历单颗化工艺，其中将管芯702中的每一个彼此分离以提供半导体产品的分立“芯片”。特别地，如本文所公开的包括具有独立地扩缩的选择器的嵌入式非易失性存储器结构的结构可以采取晶片700（例如，未单颗化）的形式或管芯702（例如，单颗化）的形式。管芯702可以包括用于路由电信号的一个或多个基于嵌入式非易失性存储器结构的独立地扩缩的选择器和/或支持电路以及任何其他ic部件。在一些实施例中，晶片700或管芯702可以包括附加存储器器件（例如，静态随机存取存储器（sram）器件）、逻辑器件（例如，与门、或门、与非门或者或非门）或任何其他合适电路元件。这些器件中的多个器件可以被组合在单个管芯702上。例如，由多个存储器器件形成的存储器阵列可以被形成在与被配置成将信息存储在存储器器件中或执行存储在存储器阵列中的指令的处理器件或其他逻辑相同的管芯702上。

本文公开的实施例可以用于制造许多种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片集部件、图形处理器、数字信号处理器、微控制器等等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以被用在本领域中已知的许多种电子器件中。例如，在计算机系统（例如台式机、膝上型电脑、服务器）、蜂窝电话、个人电子装置等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片集等。处理器、存储器和芯片集中的每一个可以潜在地使用本文公开的方案而制造。

图8是根据本文公开的实施例中的一个或多个的可包括具有cmos兼容隔离结构的一个或多个iii-n晶体管的集成电路（ic）器件组件的横截面侧视图。

参考图8，ic器件组件800包括具有本文描述的一个或多个集成电路结构的部件。ic器件组件800包括设置在电路板802（其可以是例如母板）上的许多部件。ic器件组件800包括设置在电路板802的第一面840和电路板802的相反的第二面842上的部件。一般地，部件可以被设置在一个或全部两个面840和842上。特别地，ic器件组件800的部件中的任何合适部件可以包括诸如本文公开的具有cmos兼容隔离结构的许多iii-n晶体管。

在一些实施例中，电路板802可以是包括通过介电材料的层而彼此分离且通过导电通孔而互连的多个金属层的印刷电路板（pcb）。可以在期望的电路图案中形成金属层中的任何一个或多个，以在耦合到电路板802的部件之间路由电信号（可选地，结合其他金属层）。在其他实施例中，电路板802可以是非pcb衬底。

图8中图示的ic器件组件800包括通过耦合部件816而耦合到电路板802的第一面840的插入物上封装结构836。耦合部件816可以将插入物上封装结构836电耦合且机械耦合到电路板802，且可以包括焊料球（如图8中所示）、插座的凸形和凹形部分、粘合剂、底部填充材料和/或任何其他合适电和/或机械耦合结构。

插入物上封装结构836可以包括通过耦合部件818而耦合到插入物804的ic封装820。耦合部件818可以采取对于应用而言的任何合适形式，诸如，上面参考耦合部件816讨论的形式。尽管在图8中示出了单个ic封装820，但多个ic封装可以耦合到插入物804。应当领会，附加插入物可以耦合到插入物804。插入物804可以提供用于桥接电路板802和ic封装820的居间衬底。ic封装820可以是或包括例如管芯（图7b的管芯702）或任何其他合适部件。一般地，插入物804可以将连接伸展到更宽的间距或者将连接重新路由到不同的连接。例如，插入物804可以将ic封装820（例如，管芯）耦合到耦合部件816的球珊阵列（bga），以用于耦合到电路板802。在图8中图示的实施例中，ic封装820和电路板802附着到插入物804的相反侧。在其他实施例中，ic封装820和电路板802可以附着到插入物804的相同侧。在一些实施例中，三个或更多个部件可以经由插入物804而互连。

插入物804可以由环氧树脂、纤维玻璃增强环氧树脂、陶瓷材料或聚合物材料（诸如，聚酰亚胺）形成。在一些实现方式中，插入物804可以由可包括上面描述的相同材料以用于在半导体衬底中使用的交替刚性或柔性材料（诸如，硅、锗以及其他iii-v族和iv族材料）形成。插入物804可以包括金属互连件810和通孔808，通孔808包括但不限于硅通孔（tsv）806。插入物804可以进一步包括嵌入式器件814，嵌入式器件814包括无源和有源器件两者。这种器件可以包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电（esd）器件和存储器器件。还可以在插入物804上形成更复杂的器件，诸如射频（rf）器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统（mems）器件。插入物上封装结构836可以采取本领域中已知的任何插入物上封装结构的形式。

ic器件组件800可以包括通过耦合部件822而耦合到电路板802的第一面840的ic封装824。耦合部件822可以采取上面参考耦合部件816讨论的实施例中的任一个的形式，并且ic封装824可以采取上面参考ic封装820讨论的实施例中的任一个的形式。

图8中图示的ic器件组件800包括通过耦合部件828而耦合到电路板802的第二面842的堆叠封装结构834。堆叠封装结构834可以包括：ic封装826和ic封装832，通过耦合部件830耦合在一起，使得ic封装826被设置在电路板802与ic封装832之间。耦合部件828和830可以采取上面讨论的耦合部件816的实施例中的任一个的形式，并且ic封装826和832可以采取上面讨论的ic封装820的实施例中的任一个的形式。堆叠封装结构834可以是根据本领域中已知的任何堆叠封装结构来配置的。

图9图示了根据本公开的一个实现方式的计算设备900。计算设备900容纳板902。板902可以包括许多部件，该许多部件包括但不限于处理器904和至少一个通信芯片906。处理器904物理耦合且电耦合到板902。在一些实现方式中，该至少一个通信芯片906也物理耦合且电耦合到板902。在进一步的实现方式中，通信芯片906是处理器904的一部分。

取决于其应用，计算设备900可以包括可以或可以不物理耦合且电耦合到板902的其他部件。这些其他部件包括但不限于易失性存储器（例如，dram）、非易失性存储器（例如，rom）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（gps）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量储存设备（诸如硬盘驱动器、致密盘（cd）、数字多功能盘（dvd）等等）。

通信芯片906实现了用于向计算设备900和从计算设备900传送数据的无线通信。术语“无线”及其派生词可以用于描述可通过使用经过非固体介质的经调制的电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示关联的设备不包含任何线，尽管在一些实施例中它们可能不包含任何线。通信芯片906可以实现许多无线标准或协议中的任一个，该许多无线标准或协议包括但不限于wi-fi（ieee802.11族）、wimax（ieee802.16族）、ieee802.20、长期演进（lte）、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物、以及被定名为3g、4g、5g和更高的任何其他无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短距离无线通信，诸如wi-fi和蓝牙，并且第二通信芯片906可以专用于较长距离无线通信，诸如gps、edge、gprs、cdma、wimax、lte、ev-do和其他。

计算设备900的处理器904包括封装在处理器904内的集成电路管芯。在本公开的一些实现方式中，处理器的集成电路管芯包括根据本公开的实施例的实现方式的具有cmos兼容隔离结构的一个或多个iii-n晶体管。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据变换成可存储在寄存器和/或存储器中的其他电子数据的任何设备或设备部分。

通信芯片906还包括封装在通信芯片906内的集成电路管芯。根据本公开的实施例的另一实现方式，通信芯片的集成电路管芯包括根据本公开的实施例的实现方式的具有cmos兼容隔离结构的一个或多个iii-n晶体管。

在进一步的实现方式中，计算设备900内容纳的另一部件可以包含下述集成电路管芯：该集成电路管芯包括根据本公开的实施例的实现方式的具有cmos兼容隔离结构的一个或多个iii-n晶体管。

在各种实现方式中，计算设备900可以是膝上型电脑、上网本、笔记本、超极本、智能电话、平板、个人数字助理（pda）、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在进一步的实现方式中，计算设备900可以是对数据进行处理的任何其他电子设备。

因此，本文描述的实施例包括具有cmos兼容隔离结构的iii-n晶体管。

包括摘要中描述的内容的本公开的实施例的所说明的实现方式的以上描述不意在穷举或将本公开限于所公开的确切形式。尽管本文出于说明性目的描述了本公开的具体实现方式和示例，但各种等同修改在本公开的范围内是可能的，如相关领域技术人员将认识到的那样。

这些修改可以是按照以上详细描述来对本公开作出的。所附权利要求中使用的术语不应当被理解成将本公开限于说明书和权利要求中公开的具体实现方式。相反，本公开的范围应完全由所附权利要求确定，所附权利要求应根据所建立的权利要求解释原则而理解。

示例实施例1：一种集成电路结构包括硅衬底和所述硅衬底上面的iii-氮化物（iii-n）衬底。第一iii-n晶体管和第二iii-n晶体管处于所述iii-n衬底上。绝缘体结构被形成在所述iii-n衬底中所述第一iii-n晶体管与所述第二iii-n晶体管之间，其中所述绝缘体结构包括下述各项之一：利用氧化物、氮化物或低k电介质填充的浅沟槽；或者与所述第一iii-n晶体管邻近的第一间隙和与所述第二iii-n晶体管邻近的第二间隙。

示例实施例2：如示例实施例1所述的集成电路结构，其中所述第一iii-n晶体管和所述第二iii-n晶体管包括氮化镓（gan）晶体管。

示例实施例3：如示例实施例1或2所述的集成电路结构，其中氧化硅与所述第一iii-n晶体管和所述第二iii-n晶体管的相应源极和漏极区上的金属接触部的顶部共面。

示例实施例4：如示例实施例1、2或3所述的集成电路结构，其中所述浅沟槽是利用双层堆叠填充的，所述双层堆叠包括：高k电介质衬里，被形成在所述浅沟槽的侧壁和底部上；以及氧化物、氮化物或低k电介质，被形成在高k电介质的层上且填充沟槽的剩余部分。

示例实施例5：如示例实施例4所述的集成电路结构，其中所述高k电介质衬里包括氧化铝和氧化铪之一。

示例实施例6：如示例实施例4或5所述的集成电路结构，其中所述高k电介质衬里在厚度方面是大致2nm。

示例实施例7：如示例实施例1、2、3、4、5或6所述的集成电路结构，其中所述浅沟槽的高度是大致200nm至500nm。

示例实施例8：如示例实施例1、2、3、4、5、6或7所述的集成电路结构，其中所述第一iii-n晶体管和所述第二iii-n晶体管的相应源极和漏极区的侧形成所述浅沟槽的侧壁。

示例实施例9：如示例实施例1、2、3、4、5、6、7或8所述的集成电路结构，其中所述浅沟槽的宽度是大致300nm至若干微米。

示例实施例10：如示例实施例1所述的集成电路结构，其中所述第一间隙与所述第一iii-n晶体管的源极和漏极区相接触，并且所述第二间隙与所述第二iii-n晶体管的源极漏极区相接触，其中所述第一间隙和所述第二间隙由介电材料分离。

示例实施例11：如示例实施例10所述的集成电路结构，其中所述第一间隙和所述第二间隙是利用氮化镓（gan）晶体管或者空气、气体、电介质和液体中的至少一个填充的。

示例实施例12：如示例实施例10或11所述的集成电路结构，其中所述第一间隙和所述第二间隙具有相应顶部分和底部分，其中所述顶部分位于层间电介质（ild）中所述第一iii-n晶体管和所述第二iii-n晶体管的相应源极和漏极区的高度的大致1/2处，并且所述底部分位于所述iii-n衬底中所述iii-n衬底的深度的大致一半处，使得所述底部分不接触所述硅衬底。

示例实施例13：如示例实施例10、11或12所述的集成电路结构，其中所述第一间隙和所述第二间隙被形成为具有下述边界的开口，所述边界：由层间电介质（ild）沿顶部分且沿第一侧限定；由所述iii-n衬底沿底部分界定；以及由所述源极和漏极区以及所述iii-n衬底两者沿第二侧界定。

示例实施例14：如示例实施例1、2、3、4、5、6、7、8、9、10、11、12或13所述的集成电路结构，其中所述第一iii-n晶体管包括源极和漏极区、所述源极和漏极区之间所述iii-n衬底上的极化层、以及所述极化层上面的栅电极。

示例实施例15：如示例实施例1、2、3、4、5、6、7、8、9、10、11、12、13或14所述的集成电路结构，其中所述第二iii-n晶体管包括源极和漏极区、所述源极和漏极区之间所述iii-n衬底上的极化层、以及所述极化层上面的栅电极。

示例实施例16：一种制造氮化镓（gan）晶体管的方法包括：在si衬底上形成gan层；以及在所述gan层上形成极化层。执行浅沟槽隔离，以蚀刻所述极化层和所述gan层，以便限定隔离区域以及邻近源极和漏极区的位置。利用介电材料填充沟槽。形成虚拟栅极，并且在所形成的虚拟栅极的每一侧上形成分隔部。邻近于沟槽而形成源极和漏极区。将层间电介质（ild）形成到所述虚拟栅极的顶部。移除所述虚拟栅极以暴露沟道区，并且在所暴露的沟道区上面形成取代金属栅极。并且形成与所述源极和漏极区相接触的金属接触部。

示例实施例17：如实施例16所述的方法，其中利用介电材料填充沟槽进一步包括：利用包括氧化物、氮化物或低k电介质的介电材料填充沟槽。

示例实施例18：如实施例16或17所述的方法，进一步包括：填充沟槽以使得氧化物、氮化物或低k电介质与相应源极和漏极区上的金属接触部的顶部共面。

示例实施例19：如实施例16、17或18所述的方法，进一步包括：利用高k材料内衬沟槽；以及然后利用氧化铝和氧化铪中的至少一个填充沟槽。

示例实施例20：如实施例16、17、18或19所述的方法，其中形成源极和漏极区进一步包括：在所述源极和漏极区中蚀刻极化层，接着外延再生长n型s/d材料。

示例实施例21：如实施例16、17、18、19或20所述的方法，进一步包括：将所述浅沟槽形成到大致200nm至500nm的高度。

示例实施例22：一种制造氮化镓（gan）晶体管的方法包括：在si衬底上形成gan层；以及在所述gan层上形成极化层。执行浅沟槽隔离，以蚀刻所述极化层和所述gan层，以便限定隔离区域以及邻近源极和漏极区的位置。在沟槽中形成牺牲层，并且蚀刻所述牺牲层以在沟槽的侧壁上形成分隔部。利用层间电介质（ild）填充沟槽的剩余部分。然后完成所述gan晶体管到金属层m0的形成。从沟槽的侧壁蚀刻分隔部以在所述gan晶体管的每一侧上揭露相应间隙。

示例实施例23：如实施例22所述的方法，进一步包括：利用空气、气体、电介质和液体中的至少一个填充所述间隙。

示例实施例24：如实施例22或23所述的方法，进一步包括：形成所述分隔部，使得一旦所述分隔部被移除，所述间隙就与所述gan晶体管的源极和漏极区相接触。

示例实施例25：如实施例22、23或24所述的方法，进一步包括：形成所述分隔部，使得一旦所述分隔部被移除，所述间隙就被形成为具有下述边界的开口，所述边界：由ild沿顶部分且沿第一侧限定；由iii-n衬底沿底部分界定；以及由所述源极和漏极区以及所述iii-n衬底两者沿第二侧界定。