发光元件及其制造方法与流程

本发明涉及一种发光元件及其制造方法，尤其涉及一种增加发光面积的发光元件及其制造方法。

背景技术：

在发光元件(例如是高压发光二极管)中，通常需要将链接两个发光单元的桥接电路形成于斜面结构上，以改善金属于蒸镀制程期间的附着力，防止金属断线或在掀离(lift-off)光阻时造成金属脱落(peeling)。传统的发光元件中，斜面结构的制造方式一般为在半导体上以黄光微影制程制作光阻图案，再使用感应式耦合等离子体法(inductivelycoupledplasma,icp)及反应性离子蚀刻法(reactive-ionetching,rie)，以蚀刻半导体及光阻。然而，在利用光阻进行蚀刻的过程中，容易移除过多的半导体材料及发光材料，导致发光面积缩小，增加生产成本。此外，传统的发光元件容易因为桥接电路与绝缘层之间的附着能力不佳的问题，使得桥接电路于制程中容易产生孔洞甚至是缺陷，进而影响电性的传导。

因此，目前仍需要提出一增加发光面积及可增加导电层的附着能力的解决方法。

技术实现要素：

本发明提出一种增加发光面积的发光元件及其制造方法，以保留较多的有效发光面积，增加发光强度并改善芯片效率。

根据本发明的一方面，提供一种发光元件，包括一基板及一第一发光单元。第一发光单元配置于基板上，且包括一第一半导体层、一第一发光层、及一第二半导体层。第一半导体层配置于基板之上。第一发光层配置于第一半导体层与第二半导体层之间。其中，第一发光单元具有一第一侧壁与一第二侧壁，第一侧壁与基板之间具有一第一夹角，第二侧壁与基板之间具有一第二夹角，第一夹角小于该第二夹角。

根据本发明的一方面，提供一种发光元件，包括一基板及一第一发光单元。第一发光单元配置于基板上，且包括一第一半导体层、一第一发光层、及一第二半导体层。第一半导体层配置于基板之上。第一发光层配置于第一半导体层与第二半导体层之间。其中，第一发光单元具有一第一侧壁及一第二侧壁，其中第一侧壁投影于基板的一第一长度大于第二侧壁投影于基板的一第二长度。

根据本发明的一方面，提供一种发光元件的制造方法。方法包括：依序形成一第一型半导体层、一发光层与一第二型半导体层于一基板上；形成一第一图案化光阻层于该第二型半导体层上；以该第一图案化光阻层为屏蔽，蚀刻该第二型半导体层、该发光层以及部分该第一型半导体层，以形成一开口，该开口所暴露的该第一型半导体层具有一第一宽度；移除该第一图案化光阻层后，形成一牺牲层覆盖该第一型半导体层与该第二型半导体层；形成一第二图案化光阻层覆盖该牺牲层；通过该第二图案化光阻层图案化该牺牲层，其中，该牺牲层于该开口内所露出的该第一型半导体层具有一第二宽度，该第二宽度小于该第一宽度；形成一第三图案化光阻层覆盖该牺牲层及部分该第一型半导体层，其中该第三图案化光阻层于该开口内所露出的该第一型半导体层具有一第三宽度，该第三宽度小于该第二宽度；以该第三图案化光阻层及该牺牲层为屏蔽，蚀刻该第一型半导体层；移除该牺牲层及该第三图案化光阻层；于该开口内形成一绝缘层覆盖部分该第一型半导体层；以及于该开口内形成一导电层覆盖该绝缘层。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1显示依照本发明一实施例的发光元件的上视图；

图2a显示沿着图1的2a-2a’剖面线的本发明一实施例的发光元件的剖面图；

图2b显示沿着图1的2b-2b’剖面线的本发明一实施例的发光元件的剖面图；

图2c显示沿着图1的2a-2a’剖面线的本发明一实施例的发光元件的局部放大剖面图；

图3至图14显示依照本发明一实施例的发光元件的制造过程图；

图15显示依照本发明另一实施例的发光元件的上视图。

附图标记：

10、20：发光元件

19：第一光阻层

100：基板

110、210：第一发光单元

110a：第一侧壁

110b：第二侧壁

110s、111s、113s、115s：侧面

111：第一型半导体层

112：第一半导体层

113：发光层

114：第一发光层

114a、1421a、164a、100a：上表面

115：第二型半导体层

116：第二半导体层

117：牺牲层

119：第二光阻层

120、220：第一凹部

121：第三光阻层

122、222：第二凹部

124：第一开口

126：第二开口

130：绝缘层

140：导电层

160、260：第二发光单元

160a：第三侧壁

160b：第四侧壁

162：第三半导体层

164：第二发光单元

166：第四半导体层

270：第三发光单元

280：第四发光单元

290：第五发光单元

1421：第一连接部

1422：第二连接部

1441：第一本体部

1442：第二本体部

1422a、1441a、1442a：外表面

2a、2a’、2b、2b’：剖面线端点

d1、d2、d3、d4：距离

e1、e2：电极

l1、l2、l3、l4：长度

w1、w2、w3、w4、w5、wa、wb：宽度

α1、α2、α3、α4：夹角

具体实施方式

图1显示依照本发明一实施例的发光元件10的上视图。图2a显示沿着图1的2a-2a’剖面线的本发明一实施例的发光元件10的剖面图。图2b显示沿着图1的2b-2b’剖面线的本发明一实施例的发光元件10的剖面图。图2c显示沿着图1的2a-2a’剖面线的本发明一实施例的发光元件10的局部放大剖面图。

请同时参照图1、图2a、图2b，发光元件10包括一基板100、一第一发光单元110、一第一凹部120、一绝缘层130及一导电层140。

基板100可以是一绝缘基板，例如是一蓝宝石基板。

第一发光单元110配置于基板100上。第一发光单元110包括一第一半导体层112、一第一发光层114及一第二半导体层116。第一半导体层112配置于基板100之上。第一发光层114配置于第一半导体层112与第二半导体层116之间。

第一半导体层112例如是n型半导体层，而第二半导体层116则为p型半导体层；或是，第一半导体层112是p型半导体层，而第二半导体层116则为n型半导体层。材料方面，p型半导体层的例如是掺杂镁(mg)的氮化镓基半导体层，而n型半导体层例如是掺杂硅(si)的氮化镓基半导体层。

第一发光层114可以是inxalyga1-x-yn(0≤x、0≤y、x+y≤1)结构，可为单一层或多层构造。

第一凹部120贯穿第一半导体层112，且具有一第一侧壁110a。第一侧壁110a由第一半导体层112所定义。即，第一半导体层112具有第一侧壁110a。

绝缘层130覆盖第一凹部120的第一侧壁110a、第一半导体层112上、第一半导体层112的侧壁、第二半导体层116的侧壁、第一发光层114的侧壁、第二半导体层116以及基板100上，第一侧壁110a由第一半导体层112的侧壁所定义。绝缘层130的材料例如是二氧化硅(sio2)、二氧化钛(tio2)或氧化物等绝缘材料。

导电层140连接第一发光单元110与一第二发光单元160。导电层140的材料可以是金属。导电层140例如是由金(au)、铝(al)、铬(cr)、铂(pt)、钛(ti)、镍(ni)、或铟锡氧化物(indiumtinoxide,ito)等导电材料所形成。导电层140可以是单层或多层结构。例如，导电层140可以是cr、al、ti、pt、au的多层结构、可以是cr、al、ti、pt、ti、pt、au的多层结构、或部分周期性金属结构。或者，多层结构中的最外层为非金(au)元素所构成，例如是由铬(cr)、铂(pt)、钛(ti)、镍(ni)或铝(al)所构成。此外，多层结构的导电层140的形成方法可以由一种或二种以上的镀膜方式形成，例如是先通过溅镀法形成cr、al、ti层之后，再通过电子枪蒸镀法(e-beamgun)形成ti、pt、au。

第二发光单元160可配置于基板100，且包括一第三半导体层162、一第二发光层164及一第四半导体层166。第三半导体层162配置于基板100之上。第二发光层164配置于第三半导体层162与第四半导体层166之间。第三半导体层162、第四半导体层166及第二发光层164的材料分别类似于上述第一半导体层112、第二半导体层116及第一发光层114，于此不再赘述。

第一发光单元110具有一第二侧壁110b，第二侧壁110b由第一半导体层112所定义。即，第一半导体层112具有第二侧壁110b。请参照图1，第一侧壁110a与第二侧壁110b彼此连接，第二侧壁110b可以是第一半导体层112于第一凹部120之外的侧壁。

第一凹部120更贯穿第三半导体层162且具有一第三侧壁160a，第三侧壁160a由第三半导体层162所定义。即，第三半导体层162具有第三侧壁160a。导电层140经由第一凹部120连接第一发光单元110及第二发光单元160。第一侧壁110a及第三侧壁160a为第一凹部120中相对二侧壁，位于第一凹部120内的导电层140经由第一侧壁110a及第三侧壁160a电性连接第二半导体层116及第三半导体层162。

第二发光单元160具有一第四侧壁160b，第四侧壁160b由第三半导体层162所定义。即，第三半导体层162具有第四侧壁160b。请参照图1，第三侧壁160a与第四侧壁160b彼此连接，第四侧壁160b可以是第三半导体层162于第一凹部120之外的侧壁。

请参照图2a，在第一半导体层112中，第一侧壁110a与基板100之间具有一第一夹角α1，第二侧壁110b与基板100之间具有一第二夹角α2，第一夹角α1小于第二夹角α2。例如，第一夹角α1小于70度，而第二夹角α2大于70度。或者，第一夹角α1小于50度，而第二夹角α2大于50度。

在第三半导体层162中，第三侧壁160a与基板100之间具有一第三夹角α3，第四侧壁160b与基板100之间具有一第四夹角α4，第三夹角α3小于第四夹角α4。例如，第三夹角α3小于70度，而第四夹角α4大于70度。或者，第三夹角α3小于50度，而第四夹角α4大于50度。

在一实施例中，第一夹角α1、第二夹角α2、第三夹角α3、及第四夹角α4可以为锐角。其中，第一夹角α1及第三夹角α3可以是介于20度到70度之间的夹角，较佳的是第一夹角α1及第三夹角α3介于30度到50度。

在本实施例中，由于第一夹角α1或第三夹角α3小于70度，相较于第一半导体层中第二侧壁与基板之间的夹角或第三半导体层中第四侧壁与基板之间的夹角大于70度的比较例而言，本发明的导电层140较不易受到重力的影响而产生脱落的现象，故能具有较佳的附着力。

在一实施例中，第一侧壁110a投影于基板100的一第一长度l1大于第二侧壁110b投影于基板100的一第二长度l2。第三侧壁160a投影于基板100的一第三长度l3大于第四侧壁160b投影于基板100的一第四长度l4。

在本实施例中，由于第一夹角α1小于第二夹角α2，且第一长度l1大于第二长度l2，故相较于第一夹角与第二夹角相似且第一长度与第二长度相似的比较例而言，本实施例的第一发光单元110保留较多的第一发光层114的上表面114a的面积，故而具有较大的发光面积。

请参照图2b，第一发光单元110及第二发光单元160之间具有第二凹部122。由于第二侧壁110b及第四侧壁160b上不需形成导电层，故在第一半导体层112中，第二侧壁110b与基板100所形成的第二夹角α2可大于50度，或者大于70度，且在第三半导体层162中，第四侧壁160b与基板100所形成的第四夹角α4可大于50度，或者大于70度。因此，相较于第二夹角或第四夹角小于70度的比较例而言，本实施例的第一发光单元110保留较多的第一发光层114的上表面114a及第二发光层164的上表面164a的面积，故具有较大的发光面积。

请参照图2c，发光元件10中，导电层140包括一第一连接部1421、一第二连接部1422、一第一本体部1441及一第二本体部1442。第一连接部1421直接形成于基板100的上表面100a上方，而第一本体部1441形成于基板100的上表面100a上的绝缘层130上。第二连接部1422形成于第三侧壁160a上，而第二本体部1442形成于第一侧壁110a上的绝缘层130上。

第一连接部1421的上表面1421a与基板100的上表面100a之间的第一距离d1可介于0.1μm与10μm之间，其中较佳的第一距离d1介于0.5μm与5μm之间。第一本体部1441的外表面1441a与基板100的上表面100a之间具有一第二距离d2，第一距离d1小于第二距离d2。第二距离d2可介于0.1μm与10μm之间，其中较佳的第二距离d2介于0.5μm与5μm之间。

第二连接部1422的外表面1422a与第三侧壁160a之间的第三距离d3介于0.1μm与10μm之间，其中较佳的第三距离d3介于0.3μm与3μm之间，第三距离d3小于或等于第一距离d1。第二本体部1442的外表面1442a与第一侧壁110a之间的第四距离d4介于0.1μm与10μm之间，其中较佳的第四距离d4介于0.3μm与3μm之间，第四距离d4小于或等于第二距离d2。第三距离d3小于第四距离d4。

在本实施例中，由于第一距离d1小于第二距离d2，且第三距离d3小于第四距离d4，表示导电层140直接接触于基板100的上表面100a及第三侧壁160a。由于导电层140与基板100之间的附着力或者是导电层140与第三侧壁160a之间的附着力皆优于导电层140与绝缘层130之间的附着力。因此，相较于传统的发光元件而言，本发明的导电层140可具有较佳的附着力，在制程期间，导电层140较不易产生剥离的现象且亦不易产生孔洞，进而改善电性的传导。

图3至图14显示图1的发光元件10的制造过程图。

如图3所示，形成一基板100。基板100例如是一蓝宝石基板。

如图4所示，形成一第一型半导体层111于基板100上。第一型半导体层111例如是n型半导体层或者是p型半导体层。材料方面，p型半导体层例如是掺杂铍(be)、锌(zn)、锰(mn)、铬(cr)、镁(mg)、钙(ca)等的氮化镓基半导体层，而n型半导体层例如是掺杂硅(si)、锗(ge)、锡(sn)、硫(s)、氧(o)、钛(ti)及或锆(zr)等的氮化镓基半导体层

如图5所示，形成一发光层113于第一型半导体层111上。发光层113例如是inxalyga1-x-yn(0≤x、0≤y、x+y≤1)结构，亦可混杂硼(b)或磷(p)或砷(as)，可为单一层或多层构造

如图6所示，形成一第二型半导体层115于发光层113上。第二型半导体层115与第一型半导体层111具有相反的导电型。例如，当第一型半导体层113是n型半导体层时，第二型半导体层115则是p形半导体层；或者当第一型半导体层113是p型半导体层时，第二型半导体层115则是n形半导体层。

图7a、图8a、图9a、图10a、图11a、图12a、图13a显示欲形成导电层的区域的剖面图。形成导电层的区域的剖面图例如是对应图1的2a-2a’剖面线的剖面图。图7b、图8b、图9b、图10b、图11b、图12b、图13b图显示没有形成导电层的区域的剖面图。没有形成导电层的区域的剖面图例如是对应图1的2b-2b’剖面线的剖面图。

如图7a及图7b所示，形成一第一光阻层19于第二型半导体层115上。接着，图案化第一光阻层19，以形成第一图案化光阻层19于第二型半导体层115上且露出部分第二型半导体层115，其中图案化之后的第一光阻层19具有一宽度wa及一宽度wb。宽度wa小于宽度wb。宽度wa对应于欲形成导电层的区域(如图7a所示)，宽度wb对应于没有形成导电层的区域(如图7b所示)。可通过旋转涂布法(spincoating)形成第一光阻层19，第一光阻层19例如是聚合物。

如图8a及图8b所示，以第一光阻层19为屏蔽，蚀刻第二型半导体层115、发光层113及部分第一型半导体层111，以在第二型半导体层115与发光层113上形成一第一开口124及一第二开口126，第一开口124及第二开口126暴露第一型半导体层111及一侧面110s，其中侧面110s由第一型半导体层111的侧面111s、第二型半导体层115的侧面115s与发光层113的侧面113s共同定义。第一开口124投影于基板100的一宽度w1大于第二开口126投影于基板100的一宽度w2。第一开口124对应于欲形成导电层的区域(如图8a所示)，第二开口126对应于没有形成导电层的区域(如图8b所示)。可通过干式蚀刻形成第一开口124及第二开口126，干式蚀刻例如是感应式耦合等离子体法。

如图9a及图9b所示，移除第一图案化光阻层19后，形成一牺牲层117覆盖第二型半导体层115、侧面110s及第一型半导体层111。牺牲层117可包括一氧化物膜或一氮化物膜。

如图10a及图10b所示，形成一第二光阻层119于牺牲层117上，图案化第二光阻层119以形成第二图案化光阻层119覆盖牺牲层117且露出部分牺牲层117。通过第二图案化光阻层119图案化牺牲层117，于第一开口124内形成牺牲层117且露出第一型半导体层111，并于第二开口内126形成牺牲层117且露出第一半导体层111。其中，第一开口124内所暴露出的第一型半导体层111投影于基板100具有一宽度w3，宽度w3即是牺牲层117于第一开口124内所露出的第一型半导体层111投影于基板100的宽度。第二开口126内所暴露出的第一型半导体层111投影于基板100具有一宽度w4，宽度w4即是牺牲层117于第二开口126内所露出的第一型半导体层111投影于基板100的宽度。宽度w3大于宽度w4。第二光阻层119的材料可类似于第一光阻层19，于此不再赘述。

如图11a及图11b所示，形成第三光阻层121于第二光阻层119之上。或者，第三光阻层121可在移除如图10a及图10b所示的第二光阻层119之后再形成于牺牲层117之上。图案化第三光阻层121之后，形成第三图案化光阻层121覆盖第一开口124内的牺牲层117及部分第一型半导体层111，覆盖第二开口126内的牺牲层117且露出第一型半导体层111，其中在图案化第三光阻层121之后，第三光阻层121于第一开口124内所露出的第一型半导体层111投影于基板100上具有一宽度w5，宽度w5小于宽度w3。其中，第三光阻层121与牺牲层117具有不同的蚀刻速率。在本实施例中，牺牲层117的蚀刻速率小于第三光阻层121的蚀刻速率。牺牲层117的材料可以是二氧化硅(sio2)。第二光阻层119及第三光阻层121的材料可类似于第一光阻层19，于此不再赘述。可通过等离子体辅助化学气相沉积(plasma-enhancedchemicalvapordeposition,pecvd)、电子枪蒸镀法形成牺牲层117。可通过旋转涂布法形成第二光阻层119及第三光阻层121。

如图12a及图12b所示，以第三光阻层121及牺牲层117为屏蔽，蚀刻第一型半导体层111，以于第一开口124内形成一第一凹部120贯穿第一型半导体层111且于第二开口126内形成一第二凹部122贯穿第一型半导体层111。第一凹部120具有一第一侧壁110a，而第二凹部122具有一第二侧壁110b，其中第一侧壁110a对应于如图12a所示的第一型半导体层111的第一侧壁110a，且对应于如图13a所示的第一半导体层112的第一侧壁110a；第二侧壁110b对应于如图12a～图12b所示的第一型半导体层111的第二侧壁110b，且对应于如图13a～图13b所示的第一半导体层112的第二侧壁110b。第一侧壁110a与基板100之间具有一第一夹角α1，第二侧壁110b与基板100之间具有一第二夹角α2，第一夹角α1及第二夹角α2可以为锐角，第一夹角α1小于第二夹角α2。第一侧壁110a投影于基板100的一第一长度l1大于第二侧壁110b投影于基板100的一第二长度l2。第一凹部120的最大宽度大于第二凹部122的最大宽度。第一凹部120及第二凹部122暴露基板100。此外，可通过感应式耦合等离子体法及反应性离子蚀刻法形成第一凹部120及第二凹部122。

在本实施例中，由于牺牲层117的蚀刻速率小于第三光阻层121的蚀刻速率，在蚀刻的过程中，覆盖牺牲层117的区域相较于没有覆盖牺牲层117的区域而言，蚀刻速率亦较小，使得在第一开口124及第二开口126内没有覆盖牺牲层117的区域具有较快的蚀刻速率，第二凹部122的侧壁相较于第一凹部120的侧壁更为陡峭。此外，由于牺牲层117于第一开口124内所露出的第一型半导体层111投影于基板100的宽度w3大于牺牲层117于第二开口126内所露出的第一型半导体层111投影于基板100的宽度w4，且第三光阻层121于第一开口124内所露出的第一型半导体层111投影于基板100上的宽度w5小于宽度w3，使得第二凹部122的侧壁相较于第一凹部120的侧壁更为陡峭。因此，通过牺牲层117以及第三光阻层121的使用，能够控制所蚀刻的图案，使得受到牺牲层117保护的第一型半导体层111较不易受到蚀刻，并让第一侧壁110a与第二侧壁110b具有不同的倾斜程度，如此不但能够避免导电层的断线或脱落，亦可保留较大的发光区域，以改善芯片的效率。

如图13a及图13b所示，移除牺牲层117、第二光阻层119及第三光阻层121，并形成第一发光单元110与第二发光单元160。可通过湿式蚀刻移除牺牲层117、第二光阻层119及第三光阻层121，湿式蚀刻的蚀刻剂例如是氢氟酸(hf)或缓冲氧化蚀刻剂(bufferedoxideetchant,boe)。第一发光单元110包括一第一半导体层112、一第一发光层114、及一第二半导体层116。第一半导体层112配置于基板100之上。第一发光层114配置于第一半导体层112之上与第二半导体层116之间。第二发光单元160包括一第三半导体层162、一第二发光层164、及一第四半导体层166。第三半导体层162配置于基板100之上。第二发光层164配置于第三半导体层162与第四半导体层166之间。第一发光单元110与第二发光单元160之间具有第一凹部120及第二凹部122。

如图14所示，于第一开口124及第一凹部120内形成一绝缘层130覆盖部分第一型半导体层(例如是覆盖第一凹部120的第一侧壁110a)，并于第一开口124及第一凹部120内形成一导电层140以覆盖绝缘层130，使得导电层140连接第一发光单元110的第二半导体层116与一第二发光单元160的第三半导体层162。由于第二凹部122的第二侧壁110b并没有绝缘层130及导电层140，故在形成绝缘层130及导电层140之后，第二凹部122暴露基板100，并不具有绝缘层130及导电层140形成于第一发光单元110与一第二发光单元160之间，如图13b所示。

本实施例中，发光元件10具有二个相邻的发光单元，然本发明并不限定于此。在其他实施例中，只要在一个发光单元中第一凹部的第一侧壁的倾斜程度与第二凹部的第二侧壁的倾斜程度不相同，皆能涵盖于本发明的范畴之中。例如，发光元件可以是由大于2个的发光单元串联或并联所组成。

图15显示依照本发明另一实施例的发光元件20的上视图。

请参照图15，发光元件20具有5个发光单元，包括第一发光单元210、第二发光单元260、第三发光单元270、第四发光单元280、及第五发光单元290。第一发光单元210上具有电极e1，第五发光单元290上具有电极e2。电极e1可连接于正电压，电极e2可连接于负电压，或者电极e1可连接于负电压，电极e2可连接于正电压。第一发光单元210与第二发光单元260之间、第二发光单元260与第三发光单元270之间、第三发光单元270与第四发光单元280之间、及第四发光单元280、与第五发光单元290之间分别具有2个第一凹部220，在另一实施例中可以只具有一个第一凹部220。本实施例中第一凹部220之间或第一凹部220以外则具有第二凹部222。导电层240形成于绝缘层230上，且延伸于第一凹部220中，以电性连接相邻的2个发光单元。第二凹部222中则不具有导电层240。在本实施例中导电层240是以相同的图型配置于各发光单元之间，以简化至生产流程。

综上，在本发明实施例的发光元件在制造过程中，可在形成第一凹部及第二凹部之前，形成牺牲层与覆盖牺牲层的第三光阻层，由于第三光阻层与牺牲层具有不同的蚀刻速率，且牺牲层于第一开口内所露出的第一型半导体层投影于基板的一宽度大于牺牲层于第二开口内所露出的第一型半导体层投影于基板的一宽度，第三光阻层于第一开口内所露出的第一型半导体层投影于基板上的一宽度亦小于牺牲层于第一开口内所露出的第一型半导体层投影于基板的宽度，因此能够在形成第一凹部及第二凹部时，产生倾斜程度不同的第一侧壁及第二侧壁，其中第一侧壁与基板之间的第一夹角小于第二侧壁与基板之间的第二夹角，第一侧壁投影于基板的一第一长度大于第二侧壁投影于基板的一第二长度。如此一来，仅需要针对具有导电层的区域(第一凹部)，形成与基板的夹角较小的第一侧壁即可，对于导电层之外的区域(第二凹部)，则不需要提供与基板的夹角较小的斜坡结构给导电层，因此可以形成与基板的夹角较大的第二侧壁，减少发光元件被蚀刻的面积，以改善发光区域缩小、生产成本增加的问题。

此外，由于导电层与基板之间的附着力、或者是导电层与第三侧壁之间的附着力皆优于导电层与绝缘层之间的附着力。因此，相较于传统的发光元件而言，由于本发明的发光元件中，导电层直接接触于基板的上表面及第三侧壁，故本发明的导电层可具有较佳的附着力，在制程期间，导电层较不易产生剥离的现象且亦不易产生孔洞，进而改善电性的传导。

综上所述，虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与润饰。因此，本发明的保护范围当视所附权利要求界定范围为准。