3D存储器件及其制造方法与流程

本发明涉及存储器技术领域，进一步地，涉及一种3d存储器件及其制造方法。

背景技术：

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3d存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用nand和nor结构。与nor存储器件相比，nand存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用nand结构的3d存储器件获得了广泛的应用。

在nand结构的3d存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的导电通道实现存储单元串的互连。然而，导电通道的底面与侧壁垂直，会对底部栅氧化层造成不利影响，并且不利于后续的离子注入工艺。

因此，期望进一步改进3d存储器件及其制造方法，以提高3d存储器件的良率和可靠性。

技术实现要素：

鉴于上述问题，本发明的目的在于提供一种3d存储器件及其制造方法，其中，导电通道的至少一部分底面为曲面，从而有利于提高离子注入的均匀性。

根据本发明的第一方面，提供一种3d存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱；以及贯穿所述栅叠层结构的导电通道，其中，所述导电通道的至少部分底面为曲面。

优选地，所述导电通道的底面为锥面。

优选地，所述导电通道延伸至所述衬底，在所述衬底与所述导电通道的底面相应的位置具有掺杂区，所述掺杂区使得所述导电通道与所述衬底电连接。

优选地，所述多个沟道柱经由所述导电通道连接至源线。

优选地，还包括：位于所述衬底中的cmos电路，所述导电通道提供所述cmos电路与外部电路之间的电连接。

根据本发明的第二方面，提供一种3d存储器件的制造方法，包括：形成位于衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；形成贯穿所述绝缘叠层结构的多个沟道柱；形成贯穿所述栅叠层结构的导电通道，其中，所述导电通道的至少部分底面为曲面。

优选地，形成所述栅叠层结构的方法包括：形成位于所述衬底上方的绝缘叠层结构，所述栅叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述绝缘叠层结构的栅线缝隙；以及将所述绝缘叠层结构中的多个牺牲层置换成多个栅极导体，形成栅叠层结构，其中，所述导电通道形成于所述栅线缝隙中，所述栅线缝隙的底面形状与所述导电通道的底面形状相匹配。

优选地，形成所述栅线缝隙的方法包括：采用干法蚀刻工艺形成贯穿所述绝缘叠层结构的所述栅线缝隙；以及采用软蚀刻工艺处理所述栅线缝隙的底面，使得所述栅线缝隙的至少部分底面为曲面。

优选地，在形成所述栅线缝隙后，还包括：经由所述栅线缝隙的底面对所述衬底进行离子注入，以形成掺杂区。

优选地，还包括：形成与所述导电通道连接的源极，所述多个沟道柱经由所述导电通道连接至所述源极。

本发明提供的3d存储器件及其制造方法，导电通道的至少部分底面为曲面，提高了导电通道底面轮廓的均匀性，从而可以实现更优的电气参数，例如，可以改善轻掺杂漏极作用在公共源极的电气性能。进一步地，由于栅线缝隙的至少一部分底面为曲面，因此，在进行离子注入时，可以提高离子注入的均匀性，避免离子注入对底部栅氧化层造成不利影响。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3d存储器件的存储单元串的等效电路图和结构示意图。

图2示出3d存储器件的透视图。

图3a至图3h示出根据本发明实施例的3d存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3d存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线bl，第二端连接至源极线sl。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储晶体管m1至m4、以及第二选择晶体管q2。第一选择晶体管q1的栅极连接至串选择线ssl，第二选择晶体管q2的栅极连接至地选择线gsl。存储晶体管m1至m4的栅极分别连接至字线wl1至wl4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管q1和第二选择晶体管q2分别包括栅极导体122和123，存储晶体管m1至m4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管q1和第二选择晶体管q2。本实施例中仅给出4个存储晶体管作为示例，可以理解，本发明不限于此，存储晶体管个数可以为任意多个。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于n型的选择晶体管和存储晶体管，沟道层111可以是n型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的栅叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的栅叠层结构。

在该实施例中，第一选择晶体管q1和第二选择晶体管q2、存储晶体管m1至m4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管q1和第二选择晶体管q2的外延层和阻挡介质层以及存储晶体管m1至m4的外延层和阻挡介质层。

在写入操作中，存储单元串100利用fn隧穿效率将数据写入存储晶体管m1至m4中的选定存储晶体管。以存储晶体管m2为例，在源极线sl接地的同时，地选择线gsl偏置到大约零伏电压，使得对应于地选择线gsl的选择晶体管q2断开，串选择线ssl偏置到高电压vdd，使得对应于串选择线ssl的选择晶体管q1导通。进一步地，位线bit2接地，字线wl2偏置于编程电压vpg，例如20v左右，其余字线偏置于低电压vps1。由于只有选定存储晶体管m2的字线电压高于隧穿电压，因此，该存储晶体管m2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管m2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管m1至m4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管m2为例，字线wl2偏置于读取电压vrd，其余字线偏置于高电压vps2。存储晶体管m2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管m2的导通状态可以判断数据值。存储晶体管m1、m3和m4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管m2的导通状态。控制电路根据位线bl和源极线sl上检测的电信号判断存储晶体管m2的导通状态，从而获得存储晶体管m2中存储的数据。

图2示出3d存储器件的透视图。为了清楚起见，在图2中未示出3d存储器件中的各个绝缘层。

在该实施例中示出的3d存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3d存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3d存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管q1和q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线bl1至bl4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极(arraycommonsource,acs)连接。

第一选择晶体管q1的栅极导体122由栅线缝隙(gatelineslit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线ssl1至ssl4之一)。

存储晶体管m1和m4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管m1和m4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线wl1至wl4之一)。

第二选择晶体管q2的栅极导体连接成一体。如果第二选择晶体管q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线gsl。

在另外一些实施例中，在3d存储器件200的非存储区域具有多个假沟道柱(未示出)，假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3d存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。

图3a至图3g示出根据本发明实施例的3d存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的aa线截取。

该方法开始于已经形成沟道柱110的半导体结构，如图3a所示。

在衬底101上形成层间绝缘层151和牺牲层152交替堆叠形成的叠层结构150，以及形成贯穿叠层结构150的沟道柱110。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

如下文所述，牺牲层122将替换成栅极导体，栅极导体进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层122例如图案化为台阶状，即，每个牺牲层122的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层122的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图3a中将多个牺牲层122之间的层间绝缘层108和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层122之间及其上方的层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和栅介质层114。

进一步地，在叠层结构150中形成栅线缝隙161，如图3b所示。

在该步骤中，例如在半导体结构的表面上形成光致抗蚀剂掩膜，然后进行各向异性蚀刻，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面下方停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩膜。在各向异性蚀刻之后，采用软蚀刻(softetch)工艺处理栅线缝隙161的底部，使用柔性掩膜作为图案转移的媒介，如采用微接触印刷、转移微模型、毛细微模塑、溶剂辅助微模塑、近场光蚀刻、软成型、纳米压印等技术，使得栅线缝隙161的至少一部分底面为曲面。

在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线，而且用于形成共源极连接的导电通道。为此，栅线缝隙161贯穿叠层结构150到达衬底101。

进一步地，在衬底101中形成掺杂区102，如图3c所示。

在该步骤中，经由栅线缝隙161在衬底101进行离子注入(implantation,imp)，在衬底101中形成n型(使用n型掺杂剂，例如p、as)或p型(使用p型掺杂剂，例如b)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。在离子注入之后，对半导体结构进行退火处理。

在该实施例中，由于栅线缝隙161的至少一部分底面为曲面，优选地，栅线缝隙161的底面为锥面，因此，在进行离子注入时，离子分布符合高斯分布，可以提高离子注入的均匀性，避免离子注入对底部栅氧化层153造成不利影响。

进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162，如图3d所示。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用c4f8、c4f6、ch2f2和o2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。

进一步地，在栅线缝隙161和空腔162中填充金属层154，如图3e所示。金属层154例如由钨组成。

在该步骤中，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ald)，在栅线缝隙161和空腔162中填充金属层154。例如，在原子层沉积中采用的前驱源例如是六氟化钨wf6，采用的还原气体例如是硅烷sih4或乙硼烷b2h6。在原子层沉积的步骤中，利用六氟化钨wf6与硅烷sih4的反应产物的化学吸附获得钨材料实现沉积过程。

优选地，在形成金属层154之前，采用原子层沉积(ald)，在层间绝缘层151的暴露表面上形成成核层(未示出)，成核层例如由钨的硅化物或氮化物组成。金属层154形成在成核层的表面上，可以改善原子层沉积期间前驱源在表面上的化学吸附特性，并且可以提高金属层154在层间绝缘层151上的附着强度。

进一步地，在金属层154中重新形成栅线缝隙161，如图3f所示。

在该步骤中，在半导体结构的表面上形成光致抗蚀剂掩膜，然后进行回蚀刻(etchback)，以在金属层154中重新形成栅线缝隙161，该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将金属层154分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙161的侧壁上，栅极导体121、122和123邻接栅线缝隙161的端部暴露。

在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成栅叠层结构120。与叠层结构150相比，栅叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。

进一步地，覆盖栅叠层结构120上表面与栅线缝隙161侧壁形成介质层155，如图3g所示。介质层155例如为氧化硅，采用化学气相沉积工艺形成介质层155。

进一步地，形成填充于栅线缝隙161内的导电通道141，如图3h所示。导电通道141的材料例如为金属钨或其他导电材料，在替代的实施例中，导电通道141可以为金属材料与绝缘材料的合理组合，本申请不限制导电通道141的具体结构。

沟道柱110经由衬底100形成共源极连接，导电通道141提供共源极连接至源极线sl的导电路径。在该实施例中，导电通道141贯穿栅叠层结构120，导电通道141的第一端与衬底101相连接并接触衬底101中的掺杂区102，从而实现与衬底101之间的连接。优选地，在衬底101中具有coms电路，导电通道141还提供所述cmos电路与外部电路之间的电连接。

在该实施例中，由于栅线缝隙161的至少一部分底面为曲面，因此导电通道141的至少部分底面为曲面，提高了导电通道141底面轮廓的均匀性，从而可以实现更优的电气参数，例如，可以改善轻掺杂漏极(lightlydopeddrain,ldd)作用在公共源极的电气性能。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。