一种芯片结构及其制作与测试方法与流程

本发明涉及半导体技术领域，具体而言，涉及一种芯片结构及其制作与测试方法。

背景技术：

高电子迁移率晶体管(highelectronmobilitytransistor，hemt)的外延结构包含很多功能层，各层的能带结构，掺杂特性，缺陷分布等性质各不相同，其电学机制十分复杂。hemt器件特性也会受到影响，比如阈值稳定性，动态电阻，反向漏电与击穿特性等等。

因此，需要对hemt器件进行测试分析，以分析各功能层对器件参数的影响。

目前，一般采用外加背电势来分析体材料缺陷对器件的影响，即在衬底上施加测试电压进行测试，但这类测试很难区分外延层不同位置的缺陷性质和影响机制。

技术实现要素：

本发明的目的在于提供一种芯片结构及其制作与测试方法，以解决现有技术中难以区分不同功能层的缺陷性质和影响机制。

为了实现上述目的，本申请实施例采用的技术方案如下：

第一方面，本申请提供了一种芯片结构，所述芯片结构包括：

衬底；

与所述衬底逐层连接的多个功能层与功能电极；所述功能电极设置于所述功能层远离所述衬底的一侧；其中，所述多个功能层中的任意一层设置有通孔；

检测电极，所述检测电极安装于所述通孔。

进一步地，所述多个功能层中的任意一层的四周均设置有通孔，所述通孔的表面均铺设有所述检测电极。

进一步地，所述多个功能层包括缓冲层、应力释放层、高阻层、沟道层、势垒层以及盖帽层，所述衬底、所述缓冲层、所述应力释放层、所述高阻层、所述沟道层、所述势垒层以及所述盖帽层逐层堆叠。

进一步地，所述多个功能层均为氮化物功能层。

进一步地，制作所述缓冲层的材料包括aln，制作所述应力释放层的材料包括algan，制作所述高阻层的材料包括gan，制作所述沟道层的材料包括gan，制作所述势垒层的材料包括algan，制作所述盖帽层的材料包括gan。

第二方面，本申请还提供了一种芯片结构制作方法，所述方法包括：

提供一衬底；

沿所述衬底依次外延多个功能层；

在所述多个功能层中的任意一层制作通孔；

在所述通孔上制作检测电极，并在所述多个功能层中远离所述衬底的一层制作功能电极。

进一步地，所述在所述多个功能层中的任意一层制作通孔的步骤包括：

对所述芯片结构四周的多个功能层进行刻蚀，以刻蚀至目标功能层。

第三方面，本申请还提供了一种芯片性能测试方法，所述方法应用于上述的芯片结构，所述方法包括：

控制所述芯片结构处于不同的工作状态；

在所述检测电极上施加检测电压，以测试所述芯片结构的工作特性。

进一步地，所述在所述检测电极上施加检测电压，以测试所述芯片结构的工作特性的步骤包括：

在所述检测电极与所述衬底上均施加检测电压，以测试所述芯片结构的工作特性。

相对于现有技术，本申请具有以下有益效果：

本申请提供了一种芯片结构及其制作与测试方法，该芯片结构包括衬底及与衬底逐层连接的多个功能层与功能电极；功能电极设置于功能层远离衬底的一侧；其中，多个功能层中的任意一层设置有通孔；检测电极，检测电极安装于通孔。由于本申请提供的芯片结构中可在任意一个功能层中设置通孔，因此在芯片结构处于导通或截止状态时，可通过在任意一个功能层的测试电极上施加测试电压，进而区分出不同功能层的缺陷性质和影响机制。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。

图1为本申请实施例提供的芯片结构的剖面图。

图2为本申请实施例提供的芯片结构制作方法的一种示意性流程图。

图3为本申请实施例提供的芯片结构制作方法的另一种示意性流程图。

图4为本申请实施例提供的芯片性能测试方法的一种示意性流程图。

图5为本申请实施例提供的芯片性能测试方法的另一种示意性流程图。

图中：100-芯片结构；110-衬底；120-缓冲层；130-应力释放层；140-高阻层；150-沟道层；160-势垒层；170-盖帽层；180-功能电极；190-检测电极；200-通孔。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

第一实施例

正如背景技术中所述，目前对于芯片结构的分析，一般为采用外加背电势来分析体材料缺陷对器件的影响，即在衬底上施加测试电压进行测试，但这类测试很难区分外延层不同位置的缺陷性质和影响机制。

在器件处于反向关断状态时，高电场也会沿垂直方向扩展到整个外延层内，材料的位错、缺陷以及异质结结构等因素会引起电荷的充放电，进而影响器件性能。

可以理解地，不同外延层的晶体质量，缺陷分布，掺杂浓度，能带宽度，表面粗糙度，极化程度等因素各不相同，反映到hemt器件的工作特性上是十分复杂的叠加效果。因此在不同功能层上施加电压，会不同程度上影响器件性能。

有鉴于此，本申请提供了一种芯片结构，通过在不同功能层上设置通孔与检测电极的方式，实现在不同电极上施加电压，进而通过检测器件特性的变化，分析不同外延层的缺陷分布和物理机制。

作为本申请的一种可能的实现方式，请参阅图1，该芯片结构100包括衬底110、多个功能层、功能电极180以及检测电极190，其中，衬底110与该多个功能层逐层连接，功能电极180设置于功能层远离衬底110的一侧。且多个功能层中的任意一层设置有通孔200，检测电极190安装于通孔200。

即在制作该芯片结构100时，首先在衬底110上外延功能层，并且制作通孔200，同时制作相应的电极。以通过在不同功能层上施加电压的方式，研究外延层不同位置的缺陷性质和影响机制，方便了工作人员的操作。

需要说明的是，作为本申请可能的实现方式，本申请所述的衬底110可以为蓝宝石衬底、硅衬底、碳化硅衬底、金刚石衬底、氮化镓同质衬底中的任意一种，并在衬底110上外延各个功能层，本申请对此并不做任何限定。

并且，本申请提供芯片结构100可以为hemt结构，即本申请所述的多个功能层中，包括缓冲层120、应力释放层130、高阻层140、沟道层150、势垒层160以及盖帽层170，且衬底110、缓冲层120、应力释放层130、高阻层140、沟道层150、势垒层160以及盖帽层170逐层堆叠，并在盖帽层170上设置栅电极、源电极以及漏电极。

其中，作为本申请一种可能的实现方式，本申请提供的多个功能层均为氮化物功能层。例如，制作缓冲层120的材料为aln，制作应力释放层130的材料为algan，制作高阻层140的材料为gan，制作沟道层150的材料为gan，制作势垒层160的材料为algan，制作盖帽层170的材料为gan。当然，可以理解地，本申请的各个功能层也可采用其它的材料制作，例如，采用al、in、ga或n的二元至四元化合物制作上述功能层，本申请并不对各个功能层的材料进行限定，只要能够实现芯片结构100的正常工作即可。

并且，在制作通孔200时，实际为沿盖帽层170至衬底110的方向进行刻蚀，以露出目标层，例如，当需要确定在沟道层150施加电压对器件性能的影响时，可以刻蚀掉部分盖帽层170与势垒层160，以露出沟道层150，并在沟道层150上制作检测电极190。但该芯片处于导通或者截止状态时，在检测电极190上施加电压，从而达到检测在沟道层150施加电压对器件性能的影响。

作为本申请一种可能的实现方式，在测试不同功能层在施加电压后对器件性能的影响，可同时制作多个芯片结构100，并且每个芯片结构100的通孔200均设置于不同功能层上，例如通孔200设置为缓冲层120、应力释放层130、高阻层140、沟道层150以及势垒层160中的任意一层上。进而实现比较在不同功能层上施加电压时，比较其对器件性能的影响。

并且，作为本申请的一种实现方式，为了能够使电压施加更加均匀，在制作通孔200时，多个功能层中的任意一层的四周均设置有通孔200，通孔200的表面均铺设有检测电极190。即通孔200设置于芯片结构100的一周，在施加电压时，即可在实现在芯片的一周均施加电压，使得获取的结果更加准确。

进一步地，本申请中所述的在不同功能层上施加电压研究各层的漏电机制以及对器件的影响，包括但不限于：

1、在通孔的检测电极附加高电压，进而测试器件的工作特性。

2、在通孔的检测电极附加高电压，进而测试衬底漏电。

3、在通孔的检测电极附加扫描电压，改变扫描速度，极性等条件，测试器件的工作特性。

4、测试通孔的检测电极及器件电极之间的电容-电压(c-v)曲线，分析器件特性。

5、测试通孔的检测电极及衬底之间的电容-电压(c-v)曲线，分析材料特性。

6、在变温条件下进行各类测试。

第二实施例

请参阅图2，本申请还提供了一种芯片结构制作方法，该方法包括：

s101，提供一衬底。

s102，沿衬底依次外延多个功能层。

s103，在多个功能层中的任意一层制作通孔。

s104，在通孔上制作检测电极，并在多个功能层中远离衬底的一层制作功能电极。

其中，请参阅图3，s103可以包括：

s1031，对芯片结构四周的多个功能层进行刻蚀，以刻蚀至目标功能层。

当然地，在制作功能电极与检测电极时，可以为：

沉积源漏金属、合金形成欧姆接触，沉积栅介质层，沉积栅金属层，沉积通孔金属并形成接触。

并且，该方法还包括沉积钝化层，本申请对此并不做任何限定。

需要说明的是，在其它的一些实施例中，该芯片结构的制作方法的步骤可能出现调换，对此，本实施对所述芯片结构的制作方法的步骤不做任何限定，其它实施例所作的任何关于步骤的调换，均应包含在本发明的保护范围之内。

第三实施例

请参阅图4，本申请还提供了一种芯片性能测试方法，该方法应用于第一实施例所述的芯片结构，该方法包括：

s201，控制所述芯片结构处于不同的工作状态。

s202，在检测电极上施加检测电压，以测试芯片结构的工作特性。

其中，芯片结构的工作状态包括导通状态与截止状态，当芯片结构处于不同工作状态时，可在不同功能层或衬底上施加电压，以测试对器件性能的影响时。其中，芯片结构的工作特性包括但不限于测试芯片的漏电、阈值电压、开启电流等。

并且，由于在功能上施加电压后，电流的方向可以为流向盖帽层，也可为流向衬底，而在分析该电压对器件影响时，实际只需要利用到电流的方向为流向盖帽层。

有鉴于此，为了减小电流流向衬底产生的影响，本申请中，请参阅图5，s202可以为：

在检测电极与衬底上均施加检测电压，以测试芯片结构的工作特性。

通过在检测电极与衬底上同时施加检测电压，能够使设置检测电极的功能层与衬底之间形成等电势，进而在检测电极上施加电压后，电流的方向仅为流向盖帽层，使得效果更好。

综上所述，本申请提供了一种芯片结构及其制作与测试方法，该芯片结构包括衬底及与衬底逐层连接的多个功能层与功能电极；功能电极设置于功能层远离衬底的一侧；其中，多个功能层中的任意一层设置有通孔；检测电极，检测电极安装于通孔。由于本申请提供的芯片结构中可在任意一个功能层中设置通孔，因此在芯片结构处于导通或截止状态时，可通过在任意一个功能层的测试电极上施加测试电压，进而区分出不同功能层的缺陷性质和影响机制。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。