使用自下而上氧化途径的具有削减沟道结构的栅极全环绕式集成电路结构的制作方法

本公开的实施例处于集成电路结构和处理，且特别地是具有削减（depopulate）沟道结构的栅极全环绕式集成电路结构，以及制备具有削减沟道结构的栅极全环绕式集成电路结构的方法的领域。

背景技术：

在过去的几十年里，集成电路中特征的缩放已成为日益增长的半导体工业背后的驱动力。缩放到越来越小的特征能够实现功能单元在半导体芯片的有限基板面（realestate）上的增大的密度。例如，使晶体管大小缩小允许将增大数量的存储器或逻辑装置结合到芯片上，导致制备带有增大的容量的产品。然而，对于越来越大容量的驱动并非没有问题。使每个装置的性能优化的必要性变得越来越显著。

在集成电路器件的制造中，随着器件尺寸不断缩小，多栅极晶体管（诸如，三栅极晶体管）已变得更普遍。在常规工艺中，三栅极晶体管一般在体硅衬底或绝缘体上硅衬底上制备。在一些实例中，由于体硅衬底成本较低，并且由于体硅衬底能够实现不那么复杂的三栅极制备工艺，因而体硅衬底是优选的。在另一方面，随着微电子器件尺寸缩小到低于10纳米（nm）节点，维持移动性改进和短沟道控制提供器件制备中的挑战。用于制备器件的纳米线提供改进的短沟道控制。

然而，使多栅极和纳米线晶体管缩小并非没有结果。随着微电子电路系统的这些基本构建块的尺寸减小，并且随着在给定区域中制备的基本构建块的绝对数量增大，对用于使这些构建块图案化的光刻工艺的约束已变得势不可挡。特别地，在半导体堆叠中被图案化的特征的最小尺寸（临界尺寸）与此类特征之间的间隔之间可能存在权衡。

附图说明

图1图示表示具有削减沟道结构的栅极全环绕式集成电路结构的横截面视图。

图2图示表示具有削减沟道结构的另一栅极全环绕式集成电路结构的横截面视图。

图3图示表示根据本公开的实施例的制备具有削减沟道结构的栅极全环绕式集成电路结构的方法中的各种操作的横截面视图。

图4a-4j图示根据本公开的实施例的制备栅极全环绕式集成电路结构的方法中的各种操作的横截面视图。

图5图示根据本公开的实施例的如沿着栅极线取得的非平面式集成电路结构的横截面视图。

图6图示根据本公开的实施例的针对非端帽架构（左手边（a））相对自对准栅极端帽（sage）架构（右手边（b）），穿过纳米线和鳍取得的横截面视图。

图7图示表示根据本公开的实施例的制备带有栅极全环绕式器件的自对准栅极端帽（sage）结构的方法中的各种操作的横截面视图。

图8a图示根据本公开的实施例的基于纳米线的集成电路结构的三维横截面视图。

图8b图示根据本公开的实施例的如沿着a-a’轴取得的图8a的基于纳米线的集成电路结构的横截面源极或漏极视图。

图8c图示根据本公开的实施例的如沿着b-b’轴取得的图8a的基于纳米线的集成电路结构的横截面沟道视图。

图9a-9e图示表示根据本公开的实施例的制备鳍/纳米线结构的纳米线部分的方法中的各种操作的三维横截面视图。

图10图示根据本公开的实施例的一个实现的计算装置。

图11图示包括本公开的一个或多个实施例的插入器（interposer）。

具体实施方式

描述了具有削减沟道结构的栅极全环绕式集成电路结构和制备具有削减沟道结构的栅极全环绕式集成电路结构的方法。在下文中的描述中，陈述许多具体细节，诸如，具体集成及材料体系（materialregime），以便提供对本公开的实施例的透彻理解。将‎对本领域技术人员显而易见的是，可以不利用这些具体细节来实践本公开的实施例。在其它实例中，众所周知的特征（诸如，集成电路设计布局）未详细地被描述，以避免不必要地模糊本公开的实施例。此外，要领会的是，图中所示出的各种实施例是说明性表示，并且不一定按比例绘制。

某一术语也可以仅出于参考目的而在以下描述中使用，并且因而不旨在为限制性的。例如，诸如“上部”、“下部”、“上方”以及“下方”之类的术语指所参考的附图中的方向。诸如“前面”、“背面”、“后方”以及“侧面”之类的术语描述在一致但任意的参考系内的部件的部分的取向和/或位置，该参考系通过参考描述在讨论的部件的文本及相关联的附图而被阐明。此类术语可以包括在上文中具体地提到的词、其派生词以及类似含义的词。

本文中所描述的实施例可以涉及前道（feol）半导体处理及结构。feol是集成电路（ic）制备的第一部分，其中各个器件（例如，晶体管、电容器、电阻器等等）在半导体衬底或层中被图案化。feol一般覆盖一直到（但不包括）金属互连层的沉积的每件工艺事物。继最后的feol操作之后，结果通常是带有隔离的晶体管（例如，不带任何引线）的晶圆。

本文中所描述的实施例可以涉及后道（beol）半导体处理及结构。beol是ic制备的第二部分，其中各个器件（例如，晶体管、电容器、电阻器等等）通过晶圆上的布线（例如，一个或多个金属化层）被互连。beol包括接触点、绝缘层（电介质）、金属层级以及用于芯片到封装连接的接合部位。在制备阶段的beol部分中，形成接触点（焊盘）、互连引线、通孔以及介电结构。对于现代ic工艺，超过10个金属层可以添加于beol中。

下文中所描述的实施例可以适用于feol处理及结构、beol处理及结构或feol和beol两者的处理及结构。特别地，虽然示范性处理方案可以使用feol处理场景来图示，但此类途径也可以适用于beol处理。同样地，虽然示范性处理方案可以使用beol处理场景来图示，但此类途径也可以适用于feol处理。

本文中所描述的一个或多个实施例涉及用于纳米线晶体管沟道削减和纳米带晶体管沟道削减的自对准自下而上氧化。

为了提供上下文，纳米线和/或纳米带互补金属氧化物半导体（cmos）晶体管的集成面临产生带有不同强度的器件的挑战。在当前finfet技术中，器件强度粒度通过变化器件沟道中的鳍的数量而实现。遗憾的是，该选择不易用于纳米线和纳米带架构，因为沟道竖直地堆叠。该要求对于其中nmos和pmos沟道以相同宽度图案化的自对准堆叠cmos结构中的纳米线和/或纳米带（nw/nr）结构是更累人的（punishing）。解决上文中问题的先前尝试已包括：（1）使带有不同沟道宽度的nw/nr器件集成（仅是可用于要求复杂图案化的纳米带的选项）；或（2）将引线/带从源极/漏极或沟道区域消减地去除（subtractivelyremove）（对于堆叠cmos架构具有挑战性的选项）。

为了提供另外的上下文，对于不同电路类型，可能需要带有不同驱动电流的晶体管。本文中所公开的实施例涉及通过使器件结构中的纳米线晶体管沟道的数量削减（de-pop）而实现不同驱动电流。一个或多个实施例提供用于从晶体管结构删除离散数量的引线的途径。途径可以适合于带和引线（raw）两者。此外，为了正确的电路功能，必须控制流过子鳍的晶体管泄漏电流。本文中所公开的实施例提供一种针对纳米线晶体管用于子鳍隔离的方法。对于削减，使用finfet的技术能够使每个器件中的鳍的数量削减，以实现不同驱动电流强度。对于子鳍隔离，子鳍注入物用于对子鳍进行掺杂，以减少泄漏。然而，由于纳米线被堆叠并且自对准，因而纳米线不能以与鳍相同的方式被削减（de-popped）。另外，子鳍掺杂物必须是有针对性的，并且能够反扩散到沟道中，使载流子输运退化。

根据本公开的实施例，在本文中描述用于实现自对准自下而上氧化纳米线晶体管沟道削减和/或子鳍隔离的工艺流程。实施例可以包括纳米线晶体管的沟道削减，以提供对于不同电路可能需要的不同器件中的驱动电流的调制。实施例可以实施为允许针对未来纳米线技术的深度缩放的自对准途径。

根据本公开的实施例，交替的si/sige堆叠的纳米线处理包括将堆叠图案化到鳍中。对通用虚设栅极（其可能是或可能不是多晶硅虚设栅极（polydummygates））进行图案化和蚀刻。在替换（replacement）栅极工艺期间，将nw/nr沟道释放于开放的栅极沟槽中。继nw/nr沟道释放之后，例如使用原子层沉积（ald）工艺来使薄膜氧化催化剂层（例如，al2o3）沉积于nw/nr沟道上。在特定实施例中，然后，沉积掩蔽膜（诸如，碳硬掩模（chm）），以填充栅极沟槽，其随后是凹槽蚀刻，以让覆盖带的chm转换成氧化物。然后，使用选择性湿式蚀刻剂（诸如，稀释的氟化氢或氢氧化铵-过氧化物溶液）来将氧化催化剂层从暴露的带移除。然后，随后通过使硬掩模暴露于氧等离子体而将硬掩模移除，以让氧化催化剂层（例如，al2o3）仅包封最底部一个或多个nw/nr沟道。然后，通过使最底部一个或多个nw/nr沟道经受湿式氧化退火，从而使其选择性地转换成氧化物（例如，从硅nw/nr沟道氧化而来的氧化硅）。由于氧化催化剂层（例如，al2o3）促进氧扩散到硅（si）中，因而最底部一个或多个nw/nr沟道迅速地转换成氧化物（例如，sio2）。所选择的氧化条件可能非常温和，以致于在未被氧化催化剂层包封的上部带上几乎不发生氧化。以此方式，使si纳米线自下而上氧化。虽然一些实施例描述si（线或带）和sige（牺牲）层的使用，但能够合金化并且外延生长的其它半导体材料对（例如，inas和ingaas，或sige和ge）能够被实施以实现本文中的各种实施例。本文中所描述的实施例能够实现带有沟道中的可变数量的有源纳米线或纳米带的自对准堆叠晶体管的制备和实现此类结构的方法。

作为涉及源极或漏极结构调节（tune）的沟道削减的比较，图1图示表示具有削减沟道结构的栅极全环绕式集成电路结构的横截面视图（鳍上栅极剖面和栅极上鳍剖面）。

参考图1，cmos集成电路结构100形成于衬底102上方，并且包括下部pmos区域和上部nmos区域。下部pmos区域包括堆叠纳米带104a、104b、104c以及104d。p型源极或漏极结构106与堆叠纳米带相邻，并且在绝缘结构108上方。下部栅极结构包括其上具有p型栅极电极112的栅极介电层110。上部nmos区域包括堆叠纳米带114a、114b、114c以及114d。n型源极或漏极结构116与堆叠纳米带相邻，并且在绝缘结构118上方。上部栅极结构包括其上具有n型栅极电极122的栅极介电层120。间隔物124可以与上部栅极结构的最上部部分相邻。

再次参考图1，上部堆叠纳米带114a、114b、114c以及114d全部（例如，在此情况下，4个）被耦合到n型源极或漏极结构116。然而，仅上部两个堆叠纳米带104c和104d耦合到p型源极或漏极结构106，而下部两个堆叠纳米带104a和104b未耦合到p型源极或漏极结构106。由此产生的结构有效地使cmos集成电路结构100的p型部分的四个沟道区域中的两个削减。然而，源极或漏极106深度设计被要求来制备cmos集成电路结构100。要领会的是，虽然在上文中描绘并且描述四个上部引线和两个下部引线以及有效地两个削减纳米线的说明性示例，但要领会的是，所有的此类引线计数都可以变化。

作为涉及沟道计数调节的沟道削减的比较，图2图示表示具有削减沟道结构的另一栅极全环绕式集成电路结构的横截面视图（鳍上栅极剖面和栅极上鳍剖面）。

参考图2，cmos集成电路结构200形成于衬底202上方，并且包括下部pmos区域和上部nmos区域。下部pmos区域包括在凸起的衬底部分208上方的堆叠纳米带204a和204b。p型源极或漏极结构206与堆叠纳米带相邻。下部栅极结构包括其上具有p型栅极电极212的栅极介电层210。上部nmos区域包括堆叠纳米带214a、214b、214c以及214d。n型源极或漏极结构216与堆叠纳米带相邻，并且在绝缘结构218上方。上部栅极结构包括其上具有n型栅极电极222的栅极介电层220。间隔物224可以与上部栅极结构的最上部部分相邻。

再次参考图2，所有上部堆叠纳米带214a、214b、214c以及214d（例如，在此情况下，4个）被耦合到n型源极或漏极结构216。同样地，两个纳米带204a和204b都耦合到p型源极或漏极结构206。然而，下部结构仅包括两个堆叠纳米带104a和104b。由此产生的结构有效地使cmos集成电路结构200的p型部分的四个沟道区域中的两个削减。然而，沟道计数设计被要求来制备cmos集成电路结构200。要领会的是，虽然在上文中描绘并且描述四个上部引线和两个下部引线以及有效地两个削减纳米线的说明性示例，但要领会的是，所有的此类引线计数都可以变化。

作为用于沟道削减的自下而上氧化的示例，图3图示表示根据本公开的实施例的制备具有削减沟道结构的栅极全环绕式集成电路结构的方法中的各种操作的横截面视图。

参考图3的部分（a），制备集成电路结构的方法包括在衬底上方形成有源纳米线或纳米带的竖直布置300。例如，下部一组纳米线304a、304b、304c以及304d和上部一组纳米线314a、314b、314c以及314d作为竖直堆叠被提供。如在下文中所描述的其它实施例中更详细地解释的，下部一组纳米线304a、304b、304c以及304d和上部一组纳米线314a、314b、314c以及314d的沟道区域可能在替换栅极工艺期间被暴露，在替换栅极工艺期间，开放沟槽303，诸如，在介电层中或在介电间隔物内形成的开放沟槽（表示为302的任一个场景）。

参考图3的部分（b），氧化催化剂层330形成于下部一组纳米线304a、304b、304c以及304d和上部一组纳米线314a、314b、314c以及314d上。在一个实施例中，如所描绘的，氧化催化剂层330进一步沿着沟槽302的表面形成。在一个实施例中，氧化催化剂层330是氧化铝或包括氧化铝。在另一实施例中，氧化催化剂层330是氧化镧或包括氧化镧。

参考图3的部分（c），使氧化催化剂层330图案化，以将氧化催化剂层330仅约束于为沟道削减而选择的那些纳米线。在实施例中，硬掩模层332（诸如，碳基硬掩模层）形成于氧化催化剂层330上的沟槽303中。然后，使硬掩模层332凹陷到略高于被选择进行氧化的最上部纳米线的水平。然后，将未被凹陷的硬掩模层332所覆盖的氧化催化剂层330的部分移除，以形成氧化催化剂部分334。

参考图3的部分（d），硬掩模层332被移除。然后，执行氧化工艺。在实施例中，该氧化工艺是能够使硅氧化但以由于氧化催化剂部分334的存在而大幅提高的速率使硅氧化的工艺。在一个此类实施例中，该氧化工艺被提高到迅速地使纳米线304a和304b氧化，以分别形成氧化纳米线350a和350b，而不使纳米线304c、304d、314a、314b、314c以及314d氧化（或仅最低程度地氧化）。在实施例中，该氧化工艺涉及湿式氧化退火（例如，在存在水或水蒸气的情况下，对该结构进行加热）。该途径能够有效地实现使有源纳米线竖直布置的一个或多个最底部纳米线氧化，而不使有源纳米线竖直布置的一个或多个最上部纳米线氧化。

要领会的是，虽然在图3的部分（d）上，将六个上部纳米线选择为保持有源，并且将两个下部纳米线选择用于氧化，但可以保留任何合适数量的上部有源纳米线，同时使一个或多个下部纳米线氧化，以形成氧化纳米线。

还要领会的是，继与图3的部分（d）相关联而描述的处理之后，永久栅极结构可以在沟槽303中制备。在一个示范性实施例中，永久栅极结构包括下部栅极电介质及其上的下部p型栅极电极，以及上部栅极电介质及其上的上部n型栅极电极。在另一示范性实施例中，永久栅极结构包括下部栅极电介质及其上的下部n型栅极电极，以及上部栅极电介质及其上的上部p型栅极电极。在实施例中，永久栅极结构围绕所有的nw/nr沟道（包括氧化nw/nr沟道）形成。在特定的此类实施例中，氧化催化剂层未被移除，并且保留部分被包括在最终结构中。在其它实施例中，然而，氧化催化剂层在永久栅极结构制备之前被移除。

再次参考图3的部分（d）和随后的描述，根据本公开的实施例，集成电路结构包括衬底上方的纳米线（例如，350a、350b、304c、304d、314a、314b、314c以及314d）的竖直布置。纳米线竖直布置具有在一个或多个氧化纳米线（例如，350a和350b）上方的一个或多个有源纳米线（例如，304c、304d、314a、314b、314c以及314d）。栅极堆叠在纳米线竖直布置之上并且围绕一个或多个氧化纳米线（例如，350a和350b）。

在实施例中，一个或多个氧化纳米线（例如，350a和350b）其上具有作为例如残余层或伪像层（artifactlayer）的从自下而上沟道削减工艺余留的氧化催化剂层334。在一个实施例中，氧化催化剂层334包括氧化铝。在另一实施例中，氧化催化剂层334包括氧化镧。

在实施例中，集成电路结构包括在纳米线竖直布置的端部处的外延源极或漏极结构。在一个此类实施例中，外延源极或漏极结构是离散外延源极或漏极结构，其结构示例在下文中描述。在另一此类实施例中，外延源极或漏极结构是非离散外延源极或漏极结构，其结构示例在下文中描述。在实施例中，栅极堆叠具有介电侧壁间隔物，并且外延源极或漏极结构是在栅极堆叠的介电侧壁间隔物底下延伸的嵌入式外延源极或漏极结构，其结构示例在下文中描述。

在实施例中，集成电路结构进一步包括耦合到外延源极或漏极结构的一对导电接触点结构。在一个此类实施例中，这一对导电接触点结构是非对称的一对导电接触点结构，其结构示例在下文中描述。

在实施例中，纳米线竖直布置位于鳍之上，其结构示例在下文中描述。在实施例中，栅极堆叠包括高k栅极介电层和金属栅极电极。

要领会的是，本文中所描述的实施例可以实施为制备具有不同数量的有源引线/带沟道的纳米线和/或纳米带结构。要领会的是，本文中所描述的实施例可以涉及实现此类结构的选择性氧化途径。本文中所描述的实施例可被实施来实现基于纳米线/纳米带的cmos架构的制备。

在实施例中，为了设计具有不同驱动电流强度的不同器件，自对准削减（de-pop）流程能够利用光刻来被图案化，以便带和引线（raw）仅从具体器件削减。在实施例中，整个晶圆可以均匀地削减，因此，所有器件都具有相同数量的raw。要领会的是，当穿过栅极沟槽执行de-pop时，外延（epi）源极或漏极（s/d）材料中的一些可以从贴近的栅极电极被氧化，这与穿过s/d位置执行de-pop截然不同。

如上文中所提到的，纳米线释放处理可以通过替换栅极沟槽而执行。此类释放工艺的示例在下文中描述。另外，在另一方面，后端（be）互连缩放能够由于图案化复杂性而导致较低的性能和较高的制造成本。本文中所描述的实施例可被实施来实现用于纳米线晶体管的前和背侧互连集成。本文中所描述的实施例可以提供实现相对较宽的互连间距的途径。结果可以是改进的产品性能和较低的图案化成本。实施例可被实施来实现具有低功率和高性能的缩放纳米线或纳米带晶体管的稳健功能性。

本文中所描述的一个或多个实施例涉及用于使用部分源极或漏极（sd）和非对称沟槽接触点（tcn）深度的纳米线或纳米带晶体管的双外延（epi）连接。在实施例中，集成电路结构通过形成部分以sd外延填充的纳米线/纳米带晶体管的源极-漏极开口来制备。开口的保留部分以导电材料填充。在源极或漏极侧中的一个上的深沟槽形成能够实现与背侧互连级的直接接触。

在示范性工艺流程中，图4a-4j图示根据本公开的实施例的制备栅极全环绕式集成电路结构的方法中的各种操作的横截面视图。

参考图4a，制备集成电路结构的方法包括形成起始堆叠400，起始堆叠400包括鳍402（诸如，硅鳍）上方的交替的硅锗层404和硅层406。硅层406可以被称为硅纳米线竖直布置。如所描绘的，保护帽408可以形成于交替的硅锗层404和硅层406上方。

参考图4b，栅极堆叠410形成于纳米线竖直布置406之上。纳米线竖直布置406的部分然后通过移除硅锗层404的部分而释放，以提供凹陷的硅锗层404’和腔412,如图4c中所描绘的。

要领会的是，图4c的结构可以在未首先执行在下文中与图4d相关联而描述的深蚀刻和非对称接触点处理的情况下制备到完成。在任一情况中（例如，在进行非对称接触点处理的情况下或在未进行非对称接触点处理的情况下），在实施例中，制备工艺都涉及工艺方案的使用，该工艺方案提供具有削减沟道结构的栅极全环绕式集成电路结构，其示例在上文中与图3相关联地被描述。

参考图4d，上部栅极间隔物414形成于栅极结构410的侧壁处。腔间隔物416形成于上部栅极间隔物414底下的腔412中。然后执行深沟槽接触点蚀刻，以形成沟槽418并且形成凹陷的纳米线406’。如图4e中所描绘的，牺牲材料420然后形成于沟槽418中。

参考图4f，第一外延源极或漏极结构（例如，左手边特征422）形成于纳米线竖直布置406’的第一端部处。第二外延源极或漏极结构（例如，右手边特征422）形成于纳米线竖直布置406’的第二端部处。层间介电（ild）材料424然后形成于栅极电极410的侧部处并且与源极或漏极结构422相邻，如图4g中所描绘的。

参考图4h，替换栅极工艺用于形成永久栅极电介质428和永久栅极电极426。在实施例中，继移除栅极结构410并且形成永久栅极电介质428和永久栅极电极426之后，凹陷的硅锗层404’被移除，以留下上部有源纳米线或纳米带406’。在实施例中，凹陷的硅锗层404’选择性地通过湿式蚀刻被移除，湿式蚀刻在不对硅层进行蚀刻的同时，选择性地移除硅锗。可以利用蚀刻化学品（诸如，例如羧酸/硝酸/hf化学品和柠檬酸/硝酸/hf）来选择性地对硅锗进行蚀刻。基于卤化物的干式蚀刻或等离子体增强型气相蚀刻也可以用于实现本文中的实施例。

再次参考图4h，例如通过与图3相关联而描述的途径来然后使最底部纳米线或纳米带406’中的一个或多个氧化，以形成一个或多个氧化纳米线或纳米带499。然后，永久栅极电介质428和永久栅极电极426被形成，以环绕纳米线或纳米带406’和一个或多个氧化纳米线或纳米带499。

参考图4i，ild材料424然后被移除。牺牲材料420然后从源极漏极位置中的一个（例如，右手边）移除以形成沟槽432，但没有从源极漏极位置中的另一个移除来形成沟槽430。

参考图4j，第一导电接触点结构434耦合到第一外延源极或漏极结构（例如，左手边特征422）而形成。第二导电接触点结构436耦合到第二外延源极或漏极结构（例如，右手边特征422）而形成。第二导电接触点结构436沿着鳍402比第一导电接触点结构434更深地形成。在实施例中，虽然未在图4j中描绘，但该方法进一步包括在鳍402的底部处形成第二导电接触点结构436的暴露的表面。

在实施例中，如所描绘的，第二导电接触点结构436沿着鳍402比第一导电接触点结构434更深。在一个此类实施例中，如所描绘的，第一导电接触点结构434并非沿着鳍402。在另一此类实施例中（未描绘），第一导电接触点结构434部分地沿着鳍402。

在实施例中，第二导电接触点结构436沿着鳍402的整体。在实施例中（虽然未描绘），在鳍402的底部通过背侧衬底移除工艺而暴露的情况下，第二导电接触点结构436在鳍402的底部处具有暴露的表面。

在另一方面，为了能够实现对一对非对称的源极和漏极接触点结构的两个导电接触点结构的访问，本文中所描述的集成电路结构可以使用前侧结构的背侧显露制备途径来制备。在一些示范性实施例中，晶体管或其它器件结构的背侧的显露需要晶圆级背侧处理。与常规硅通孔tsv型技术形成对照，如本文中所描述的晶体管的背侧的显露可以按器件单元的密度并且甚至在器件的子区域内执行。此外，晶体管的背侧的此类显露可以被执行以大体上移除全部施主衬底（在前侧器件处理的期间，器件层安置于施主衬底上）。因此，随着在晶体管的背侧的显露之后的器件单元中的半导体的厚度潜在地仅为几十或几百纳米，微米级深tsv变得不必要。

本文中所描述的显露技术可以能够实现从“自下而上”器件制备到“从中心向外”制备的范式转变，其中“中心”是在前侧制备中采用、从背侧显露、并且再次在背侧制备中采用的任何层。器件结构的前侧和显露的背侧两者的处理可以解决在主要地依赖于前侧处理时与制备3dic相关联的挑战中的许多挑战。

可以采用使晶体管的背侧显露的途径，例如以移除施主-主体衬底组件的介入层和载流子层的至少一部分。工艺流程从施主-主体衬底组件的输入开始。施主-主体衬底中的载流子层的厚度被抛光（例如，cmp）和/或利用湿式或干式（例如，等离子体）蚀刻工艺来蚀刻。可以采用已知的适合于载流子层的组成的任何研磨、抛光和/或湿式/干式蚀刻工艺。例如，在载流子层是iv族半导体（例如，硅）的情况下，可以采用已知的适合于对半导体进行减薄的cmp浆料。同样地，也可以采用已知的适合于对iv族半导体进行减薄的任何湿式蚀刻剂或等离子体蚀刻工艺。

在一些实施例中，在上述工艺之前沿着与介入层大体上平行的断裂平面切割载流子层。可以利用切割或断裂工艺来将载流子层的相当大的部分作为大块体而移除，从而缩短移除载流子层所需要的抛光或蚀刻时间。例如，在载流子层在厚度上为400-900μm的情况下，可以通过实践已知的促进晶圆级断裂的任何毯式注入（blanketimplant）而切断100-700μm。在一些示范性实施例中，轻元素（例如，h、he或li）被注入到载流子层内其中期望断裂平面的均匀目标深度。继此类切割工艺之后，在施主-主体衬底组件中保留的载流子层的厚度可然后被抛光或蚀刻，以完成移除。备选地，在载流子层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来移除载流子层的更大厚度。

接着，检测到介入层的暴露。检测用于标识施主衬底的背侧表面已前进到几乎器件层的时刻。可以实践已知的适合于检测被采用用于载流子层和介入层的材料之间的过渡的任何端点检测技术。在一些实施例中，一个或多个端点标准基于检测在执行的抛光或蚀刻期间施主衬底的背侧表面的光吸收或发射的改变。在一些其它实施例中，端点标准与施主衬底背侧表面的抛光或蚀刻期间的副产物的光吸收或发射的改变相关联。例如，与载流子层蚀刻副产物相关联的吸收或发射波长可以根据载流子层和介入层的不同组成而改变。在其它实施例中，端点标准与对施主衬底的背侧表面进行抛光或蚀刻的副产物中的物质的质量的改变相关联。例如，处理的副产物可以通过四极杆质量分析器（quadrupolemassanalyzer）而被采样，并且物质质量的改变可以与载流子层和介入层的不同组成有关。在另一示范性实施例中，端点标准与施主衬底的背侧表面和与施主衬底的背侧表面接触的抛光表面之间的摩擦的改变相关联。

在移除工艺相对于介入层对载流子层具有选择性的情况下，可以增强介入层的检测，这是因为，可以通过载流子层与介入层之间的蚀刻速率δ来减轻载流子移除工艺中的不均匀性。如果研磨、抛光和/或蚀刻操作以充分低于移除载流子层的速率的速率移除介入层，则甚至可以跳过检测。如果未采用端点标准，则如果介入层的厚度足以满足蚀刻的选择性，那么预定的固定持续时间的研磨、抛光和/或蚀刻操作可以在介入层材料上停止。在一些示例中，载流子蚀刻速率：介入层蚀刻速率是3:1-10:1或更大。

一使介入层暴露，就可以移除介入层的至少一部分。例如，可以移除介入层的一个或多个部件层。例如，可以通过抛光来均匀地移除一定厚度的介入层。备选地，可以利用掩蔽或毯式蚀刻工艺来移除一定厚度的介入层。该工艺可以采用与使载流子减薄所采用的抛光或蚀刻工艺相同的抛光或蚀刻工艺，或可以是带有截然不同工艺参数的截然不同工艺。例如，在介入层为载体移除工艺提供蚀刻停止的情况下，后一操作可以采用与器件层的移除相比而有利于介入层的移除的不同的抛光或蚀刻工艺。在小于几百纳米的介入层厚度要被移除的情况下，移除工艺可以相对较慢、针对跨晶圆均匀性而优化、并且比针对载流子层的移除所采用的移除工艺更精确地被控制。所采用的cmp工艺可例如采用在半导体（例如，硅）与环绕器件层并例如作为相邻的器件区域之间的电隔离物而嵌入介入层内的介电材料（例如，sio）之间提供极高选择性（例如，100:1-300:1或更大）的浆料。

对于其中器件层通过介入层的完全移除而显露的实施例，背侧处理可以在器件层的暴露的背侧或其中的具体器件区域上开始。在一些实施例中，背侧器件层处理包括通过安置于介入层与预先在器件层中制备的器件区域（诸如，源极或漏极区域）之间的一定厚度的器件层而进行的另外的抛光或湿式/干式蚀刻。

在其中利用湿式和/或等离子体蚀刻来使载流子层、介入层或器件层背侧凹陷的一些实施例中，此类蚀刻可以是将显著的非平面性或形貌（topography）赋予到器件层背侧表面中的图案化蚀刻或在材料上具有选择性的蚀刻。如在下文中进一步描述的，图案化可以在器件单元内进行（即，“单元内”图案化）或可以跨过器件单元进行（即，“单元间”图案化）。在一些图案化蚀刻实施例中，至少部分厚度的介入层用作背侧器件层图案化的硬掩模。因此，掩蔽蚀刻工艺可作为对应掩蔽的器件层蚀刻的开端。

上述的处理方案可以导致包括ic器件的施主-主体衬底组件，所述ic器件使介入层的背侧、器件层的背侧、和/或器件层内的一个或多个半导体区域的背侧、和/或前侧金属化显露。然后，可以在下游处理期间执行这些所显露的区域中的任何区域的附加背侧处理。

要领会的是，由上文中的示范性处理方案引起的结构可以按相同或类似形式用于随后的处理操作来完成器件制备（诸如，cmos、pmos和/或nmos器件制备）。作为完成的器件的示例，图5图示根据本公开的实施例的如沿着栅极线取得的非平面式集成电路结构的横截面视图。

参考图5，半导体结构或器件500包括在沟槽隔离区域506内的非平面式有源区域（例如，包括突出鳍部分504和子鳍区域505的鳍结构）。在实施例中，代替固体鳍，非平面式有源区域在子鳍区域505上方被分离成纳米线（诸如，纳米线504a和504b）,如虚线所表示的那样。在任一情况中，为了便于非平面式集成电路结构500的描述，非平面式有源区域504在下文中被引用为突出鳍部分。在实施例中，制备工艺涉及将有源区域504提供为削减沟道结构的工艺方案的使用，其示例在上文中与图3相关联地被描述。例如，在一个实施例中，下部纳米线504b是氧化纳米线，并且上部纳米线504a是有源纳米线。在一个实施例中，下部氧化纳米线504b在其上包括氧化催化剂层。

栅极线508安置于非平面式有源区域的突出部分504（若适用的话，包括周围的纳米线504a和504b）之上以及安置于沟槽隔离区域506的一部分之上。如所示出的，栅极线508包括栅极电极550和栅极介电层552。在一个实施例中，栅极线508还可以包括介电帽层554。还从该透视图看到栅极接触点514和上覆栅极接触点通孔516，连同还有上覆金属互连560，所有这些都安置于层间介电堆叠或层570中。还从图5的透视图看到，在一个实施例中，栅极接触点514安置在沟槽隔离区域506之上而非在非平面式有源区域之上。

在实施例中，半导体结构或器件500是非平面式器件（诸如但不限于fin-fet器件、三栅极器件、纳米带器件或纳米线器件）。在此类实施例中，对应的半导体型沟道区域由三维体组成或形成于三维体中。在一个此类实施例中，栅极线508的栅极电极堆叠至少环绕三维体的顶表面和一对侧壁。

如在图5中还描绘的，在实施例中，接口580存在于突出鳍部分504与子鳍区域505之间。接口580能够是掺杂式子鳍区域505与轻掺杂或未掺杂上部鳍部分504之间的过渡区域。在一个此类实施例中，每个鳍是大约10纳米宽或更小，并且子鳍掺杂物从在子鳍位置处相邻的固态掺杂层供应。在特定的此类实施例中，每个鳍小于10纳米宽。

虽然未在图5中描绘，但要领会的是，突出鳍部分504的源极或漏极区域或与突出鳍部分504相邻的源极或漏极区域在栅极线508的任一侧上（即，进入纸面和从纸面往外）。在一个实施例中，源极或漏极区域是突出鳍部分504的原始材料的掺杂部分。在另一实施例中，突出鳍部分504的材料被移除并且例如通过外延沉积用另一半导体材料来替换，以形成离散外延凸块（nub）或非离散外延结构。在任一个实施例中，源极或漏极区域可以在沟槽隔离区域506的介电层的高度下方延伸，即，延伸到子鳍区域505中。根据本公开的实施例，更重掺杂的子鳍区域（即，接口580下方的鳍的掺杂部分）抑制通过体半导体鳍的该部分的源极到漏极泄漏。在实施例中，源极和漏极结构是n型外延源极和漏极结构，这两者都包括磷掺杂物杂质原子。根据本公开的一个或多个实施例，如在上文中与图4j相关联地描述的，源极和漏极区域具有相关联的非对称的源极和漏极接触点结构。

再次参考图5，在实施例中，鳍504/505（以及有可能纳米线504a和504b）由掺杂有电荷载流子（诸如但不限于磷、砷、硼或其组合）的晶体硅、硅/锗或锗层组成。在一个实施例中，硅原子的浓度大于97%。在另一实施例中，鳍504/505由iii-v族材料（诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合）组成。沟槽隔离区域506可以由介电材料（诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂型氮化硅）组成。

栅极线508可以由包括栅极介电层552和栅极电极层550的栅极电极堆叠组成。在实施例中，栅极电极堆叠的栅极电极由金属栅极组成，并且栅极介电层由高k材料组成。例如，在一个实施例中，栅极介电层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽钪铅、铌锌酸铅或其组合的材料组成。此外，栅极介电层的一部分可以包括由突出鳍部分504的顶部几层形成的天然氧化物层。在实施例中，栅极介电层由顶部高k部分和由半导体材料的氧化物组成的下部部分组成。在一个实施例中，栅极介电层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。在一些实现中，栅极电介质的一部分是包括与衬底的表面大体上平行的底部部分和与衬底的顶表面大体上垂直的两个侧壁部分的“u”形结构。

在一个实施例中，栅极电极由金属层（诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物）组成。在具体实施例中，栅极电极由形成于金属功函数设置层上方的非功函数设置填充材料组成。取决于晶体管将是pmos晶体管还是nmos晶体管，栅极电极层可以由p型功函数金属或n型功函数金属构成。在一些实现中，栅极电极层可以由两个或更多个金属层的堆叠构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于pmos晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍以及导电金属氧化物（例如，氧化钌）。p型金属层将能够实现形成带有大约4.9ev与大约5.2ev之间的功函数的pmos栅极电极。对于nmos晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物（诸如，碳化铪、碳化锆、碳化钛、碳化钽以及碳化铝）。n型金属层将能够实现形成带有大约3.9ev与大约4.2ev之间的功函数的nmos栅极电极。在一些实现中，栅极电极可以由包括与衬底的表面大体上平行的底部部分和与衬底的顶表面大体上垂直的两个侧壁部分的“u”形结构构成。在另一实现中，形成栅极电极的金属层中的至少一个可以仅仅是与衬底的顶表面大体上平行并且不包括与衬底的顶表面大体上垂直的侧壁部分的平面层。在本公开的另外的实现中，栅极电极可以由u形结构和平面非u形结构的组合构成。例如，栅极电极可以由形成于一个或多个平面非u形层的顶上的一个或多个u形金属层构成。

与栅极电极堆叠相关联的间隔物可以由适合于最终使永久栅极结构与相邻的导电接触点（诸如，自对准接触点）电隔离或有助于该隔离的材料组成。例如，在一个实施例中，间隔物由诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂型氮化硅的介电材料组成。

栅极接触点514和上覆栅极接触点通孔516可以由导电材料组成。在实施例中，接触点或通孔中的一个或多个由金属物质组成。金属物质可以是诸如钨、镍或钴之类的纯金属，或可以是诸如金属-金属合金或金属-半导体合金（例如，诸如硅化物材料）之类的合金。

在实施例（虽然未示出）中，形成与现有的栅极图案508基本上完全对准的接触点图案,同时排除带有极紧的配准预算的光刻步骤的使用。在实施例中，接触点图案是诸如与图4j相关联而描述的竖直非对称的接触点图案。在其它实施例中，所有接触点都是前侧连接的，并且不是非对称的。在一个此类实施例中，自对准途径能够实现使用固有地高度选择性的湿式蚀刻（例如，与常规实施的干式或等离子体蚀刻对比）来生成接触点开口。在实施例中，接触点图案通过结合接触点插塞（contactplug）光刻操作利用现有的栅极图案来形成。在一个此类实施例中，该途径能够排除对于如在常规途径中所使用的、生成接触点图案的本来关键的光刻操作的需要。在实施例中，沟槽接触点栅格（grid）未被单独地图案化，而是相反地形成于多（栅极）线之间。例如，在一个此类实施例中，沟槽接触点栅格形成在栅极格栅图案化之后但在栅极格栅切割之前。

在实施例中，提供结构500涉及通过替换栅极工艺而制备栅极堆叠结构508。在此类方案中，虚设栅极材料（诸如，多晶硅或氮化硅柱材料）可以被移除并且用永久栅极电极材料替换。在一个此类实施例中，永久栅极介电层也在该工艺中形成，与从较早处理中进行相反。在实施例中，通过干式蚀刻或湿式蚀刻工艺而移除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且利用包括使用sf6的干式蚀刻工艺来移除。在另一实施例中，虚设栅极由多晶硅或非晶硅组成，并且利用包括使用nh4oh水溶液或四甲基氢氧化铵的湿式蚀刻工艺来移除。在一个实施例中，虚设栅极由氮化硅组成，并且利用包括磷酸水溶液的湿式蚀刻来移除。

再次参考图5，半导体结构或器件500的布置将栅极接触点放置在隔离区域之上。此类布置可以被视为布局空间的低效使用。然而，在另一实施例中，半导体器件具有接触点结构，接触点结构接触形成于有源区域之上（例如，在子鳍505之上）并且与沟槽接触点通孔在相同的层中的栅极电极的部分。

要领会的是，并非需要实践上文中所描述的工艺的所有方面来落入本公开的实施例的精神和范围内。而且，本文中所描述的工艺可以用于制备一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体（mos）晶体管或者是双极型晶体管。而且，在实施例中，半导体器件具有三维架构，诸如纳米线器件、纳米带器件、栅极全环绕式（gaa）器件、三栅极器件、独立访问的双栅极器件或fin-fet。一个或多个实施例可以对在亚-10纳米（10nm）技术节点制备半导体器件特别有用。

在实施例中，如在本描述中通篇使用的，层间介电（ild）材料由介电材料层或绝缘材料层组成或者包括介电材料层或绝缘材料层。合适的介电材料的示例包括但不限于硅的氧化物（例如，二氧化硅（sio2））、硅的掺杂型氧化物、硅的氟化氧化物、硅的碳掺杂型氧化物、在本领域中已知的各种低k介电材料以及其组合。层间介电材料可以通过诸如例如化学气相沉积（cvd）、物理气相沉积（pvd）之类的常规技术或通过其它沉积方法而形成。

在实施例中，如在本描述中同样通篇使用的，金属线或互连线材料（和通孔材料）由一个或多个金属或其它导电结构组成。常见示例是使用铜线和可能包括或可能不包括铜与周围ild材料之间的阻挡（barrier）层的结构。如本文中所使用的，术语金属包括多种金属的合金、堆叠以及其它组合。例如，金属互连线可以包括阻挡层（例如，包括ta、tan、ti或tin中的一个或多个的层）、不同金属或合金的堆叠等等。因而，互连线可以是单个材料层或可以由包括导电衬层和填充层的若干层形成。任何合适的沉积工艺（诸如，电镀、化学气相沉积或物理气相沉积）都可以用于形成互连线。在实施例中，互连线由导电材料（诸如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金）组成。互连线在本领域中有时也被称为迹线、引线、线、金属或被简称为互连。

在实施例中，如在本描述中同样通篇使用的，硬掩模材料、遮盖层或插塞由与层间介电材料不同的介电材料组成。在一个实施例中，可以在不同区域中使用不同的硬掩模、遮盖或插塞材料，以便于将不同的生长或蚀刻选择性提供给彼此并且提供给在下面的介电层和金属层。在一些实施例中，硬掩模层、遮盖或插塞层包括硅氮化物（例如，氮化硅）层或硅氧化物层或两者或其组合。其它合适的材料可以包括碳基材料。取决于特定实现可以使用在本领域中已知的其它硬掩模、遮盖或插塞层。硬掩模、遮盖或插塞层可以通过cvd、pvd或通过其它沉积方法而形成。

在实施例中，如在本描述中同样通篇使用的，使用193nm浸没式光刻（i193）、euv和/或ebdw光刻等来执行光刻操作。可以使用正型或负型抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂覆（arc）层以及光致抗蚀剂层组成的三层掩模。在特定的此类实施例中，形貌掩蔽部分是碳硬掩模（chm）层，并且抗反射涂覆层是硅arc层。

在另一方面，一个或多个实施例涉及通过自对准栅极端帽（sage）结构分离的邻近的半导体结构或器件。特定实施例可以涉及在sage架构中的并且通过sage壁分离的多宽度（多wsi）纳米线和纳米带的集成。在实施例中，在前道工艺流程的sage架构部分中通过多个wsi来集成纳米线/纳米带。此类工艺流程可以涉及不同wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的稳健功能性。如在下文中与图9a-9e相关联而更详细地描述的，相关联的外延源极或漏极区域可以被嵌入（例如，移除纳米线的部分，并且然后执行源极或漏极（s/d）生长）或通过竖直融合（例如，环绕现有的引线形成外延区域）而形成。

为了提供另外的上下文，自对准栅极端帽（sage）架构的优点可以包括能够实现更高的布局密度以及特别地扩散到扩散间隔的缩放。为了提供说明性比较，图6图示根据本公开的实施例的，针对非端帽架构（左手边（a））相对自对准栅极端帽（sage）架构（右手边（b）），穿过纳米线和鳍取得的横截面视图。

参考图6的左手边（a），集成电路结构600包括衬底602，衬底602具有从其中突出的子鳍604，子鳍604在侧向地围绕子鳍604的隔离结构608内。对应的纳米线649和605在子鳍604之上。在一个实施例中，下部纳米线649是氧化纳米线，并且上部纳米线605是有源纳米线。在一个实施例中，下部氧化纳米线649在其上包括氧化催化剂层。栅极结构可以形成于集成电路结构600之上，以制备器件。然而，可以通过增大子鳍604/纳米线649/605配对（pairing）之间的间隔而调整此类栅极结构中的断开。

相比之下，参考图6的右手边（b），集成电路结构650包括衬底652，衬底652具有从其中突出的子鳍654，子鳍654在侧向地围绕子鳍654的隔离结构658内。对应的纳米线699和655在子鳍654之上。在一个实施例中，下部纳米线699是氧化纳米线，并且上部纳米线655是有源纳米线。在一个实施例中，下部氧化纳米线699在其上包括氧化催化剂层。隔离的sage壁660被包括在隔离结构658内并且在相邻的子鳍654/纳米线699/655配对之间。隔离的sage壁660与最近的子鳍654/纳米线699/655配对之间的距离定义栅极端帽间隔662。栅极结构可以在集成电路结构650之上、在隔离的sage壁之间形成，以制备器件。此类栅极结构中的断开是由隔离的sage壁施加的。由于隔离的sage壁660自对准，因而来自常规途径的制约能够最小化，以能够实现更具侵蚀性的扩散到扩散间隔。此外，由于栅极结构包括所有位置处的断开，因而各个栅极结构部分可以是通过形成于隔离的sage壁660之上的局部互连而连接的层。在如所描绘的实施例中，sage壁660各自包括下部介电部分和下部介电部分上的介电帽(如所描绘的)。

根据本公开的实施例，对于与图6相关联的结构的制备工艺涉及提供具有削减沟道结构的栅极全环绕式集成电路结构的工艺方案的使用，其示例在上文中与图3相关联地被描述。

自对准栅极端帽（sage）处理方案涉及在不要求额外的长度来解决掩模误配准（mis-registration）的情况下，形成与鳍自对准的栅极/沟槽接触点端帽。因而，实施例可以实施为能够实现晶体管布局面积的收缩。本文中所描述的实施例可以涉及栅极端帽隔离结构的制备，栅极端帽隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端帽（sage）壁。

在用于具有使邻近的器件分离的sage壁的结构的示范性处理方案中，图7图示表示根据本公开的实施例的制备带有栅极全环绕式器件的自对准栅极端帽（sage）结构的方法中的各种操作的横截面视图。

参考图7的部分（a），起始结构包括衬底702上方的纳米线图案化堆叠704。光刻图案化堆叠706形成于纳米线图案化堆叠704上方。纳米线图案化堆叠704包括交替的硅锗层710和硅层712。保护掩模714在纳米线图案化堆叠704与光刻图案化堆叠706之间。在一个实施例中，光刻图案化堆叠706是由形貌掩蔽部分720、抗反射涂覆（arc）层722以及光致抗蚀剂层724组成的三层掩模。在特定的此类实施例中，形貌掩蔽部分720是碳硬掩模（chm）层，并且抗反射涂覆层722是硅arc层。

参考图7的部分（b），使部分（a）的堆叠光刻地图案化并且然后蚀刻，以提供包括图案化的衬底702和沟槽730的蚀刻结构。

参考图7的部分（c），部分（b）的结构具有形成于沟槽730中的隔离层740和sage材料742。然后，使该结构平面化，以留下作为暴露的上层的图案化形貌掩蔽层720’。

参考图7的部分（d），使隔离层740凹陷到低于图案化的衬底702上表面，例如以定义突出鳍部分并且以在sage壁742底下提供沟槽隔离结构741。

参考图7的部分（e），至少在沟道区域中移除硅锗层710，以释放硅纳米线712a和712b。

根据本公开的实施例，对于与图7相关联的结构的制备工艺涉及提供具有削减沟道结构的栅极全环绕式集成电路结构的工艺方案的使用，其示例在上文中与图3相关联地被描述。例如，参考图7的部分（e），在实施例中，纳米线712b和纳米带712a分别是有源纳米线和纳米带。在一个此类实施例中，如所描绘的，纳米线799b是氧化纳米线，并且纳米带799a是氧化纳米带。在另一此类实施例中，纳米线799b是氧化纳米线，并且纳米带799a是有源纳米带。在另一此类实施例中，纳米线799b是有源纳米线，并且纳米带799a是氧化纳米带。在任何情况下，在实施例中，氧化纳米线或氧化纳米带都在其上包括氧化催化剂层。

继形成图7的部分（e）的结构之后，一个或多个栅极堆叠可以环绕有源和氧化纳米线和/或纳米带、在衬底702的突出鳍之上、并且在sage壁742之间形成。在一个实施例中，在形成栅极堆叠之前，保护掩模714的保留部分被移除。在另一实施例中，保护掩模714的保留部分如处理方案的伪像作为绝缘鳍帽而被保留。

再次参考图7的部分（e），要领会的是，沟道视图被描绘，其中源极或漏极区域被定位于进出纸面。在实施例中，包括纳米线712b的沟道区域具有比包括纳米线712a的沟道区域更小的宽度。因而，在实施例中，集成电路结构包括多宽度（多wsi）纳米线。虽然712b和712a的结构可以分别区分为纳米线和纳米带，但此类结构两者都通常在本文中被称为纳米线。还要领会的是，通篇对鳍/纳米线对的提及或描绘可以指包括鳍和一个或多个上覆纳米线（例如，在图7中示出两个上覆纳米线）的结构，其中为了削减，使一个或多个底部引线氧化。

再次参考图7的部分（e）和随后的描述，根据本公开的实施例，集成电路结构包括衬底上方的纳米线第一竖直布置和纳米线第二竖直布置。纳米线第一竖直布置具有比纳米线第二竖直布置更大数量的有源纳米线。纳米线第一和第二竖直布置具有共面的最上部纳米线和共面的最底部纳米线。纳米线第二竖直布置具有氧化最底部纳米线。第一栅极堆叠在纳米线第一竖直布置之上。第二栅极堆叠在纳米线第二竖直布置之上并且环绕氧化最底部纳米线。

在实施例中，纳米线第一竖直布置的纳米线具有与纳米线第二竖直布置的纳米线的水平宽度相同的水平宽度。在另一实施例中，纳米线第一竖直布置的纳米线具有比纳米线第二竖直布置的纳米线的水平宽度更大的水平宽度。在另一实施例中，纳米线第一竖直布置的纳米线具有比纳米线第二竖直布置的纳米线的水平宽度更小的水平宽度。

为了突出显示具有三个竖直布置的纳米线的示范性集成电路结构，图8a图示根据本公开的实施例的基于纳米线的集成电路结构的三维横截面视图。图8b图示如沿着a-a’轴取得的图8a的基于纳米线的集成电路结构的横截面源极或漏极视图。图8c图示如沿着b-b’轴取得的图8a的基于纳米线的集成电路结构的横截面沟道视图。

参考图8a，集成电路结构800包括在衬底802上方的一个或多个竖直堆叠的纳米线（804组）。出于说明性目的，为了强调纳米线部分，未描绘最底部纳米线与衬底802之间可选的鳍。本文中的实施例以单引线器件和多引线器件两者为目标。作为示例，出于说明性目的，示出具有纳米线804a、804b以及804c的三个基于纳米线的器件。为了便于描述，纳米线804a用作示例，其中描述集中于纳米线中的一个。要领会的是，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例可以对于纳米线中的每个具有相同或基本上相同的属性。

纳米线804中的每个包括纳米线中的沟道区域806。沟道区域806具有长度（l）。参考图8c，沟道区域还具有与长度（l）正交的周界（pc）。参考图8a和图8c两者，栅极电极堆叠808围绕沟道区域806中的每个的整个周界（pc）。栅极电极堆叠808包括栅极电极连同在沟道区域806与栅极电极（未示出）之间的栅极介电层。在实施例中，沟道区域是离散的，因为沟道区域在不存在任何介入材料（诸如，底层衬底材料或上覆沟道制备材料）的情况下完全被栅极电极堆叠808围绕。因此，在具有多个纳米线804的实施例中，纳米线的沟道区域806也相对于彼此而离散。

根据本公开的实施例，对于与图8a-8c相关联的结构的制备工艺涉及提供具有削减沟道结构806的栅极全环绕式集成电路结构的工艺方案的使用，其示例在上文中与图3相关联地被描述。例如，在一个实施例中，纳米线804a是氧化纳米线。在另一实施例中，纳米线804a和纳米线804b两者都是氧化纳米线。在一个实施例中，氧化纳米线在其上包括氧化催化剂层。

参考图8a和图8b两者，集成电路结构800包括一对非离散源极或漏极区域810/812。一对非离散源极或漏极区域810/812在多个竖直堆叠的纳米线804的沟道区域806的任一侧上。此外，所述一对非离散源极或漏极区域810/812与多个竖直堆叠的纳米线804的沟道区域806邻接。在未描绘的一个这样的实施例中，所述一对非离散源极或漏极区域810/812与沟道区域806直接竖直地邻接，这是因为，外延生长是在延伸到沟道区域806之外的纳米线部分上以及在其之间，其中在源极或漏极结构内示出纳米线端部。在另一实施例中，如图8a中所描绘的，所述一对非离散源极或漏极区域810/812与沟道区域806间接竖直地邻接，这是因为，沟道区域806形成于纳米线的端部处，而非形成于纳米线之间。

在实施例中，如所描绘的，源极或漏极区域810/812是非离散的，这是因为，对于纳米线804的每个沟道区域806，不存在单独并且离散源极或漏极区域。因此，在具有多个纳米线804的实施例中，纳米线的源极或漏极区域810/812是全域的或统一的源极或漏极区域，而不是对于每个纳米线是离散的。在一个实施例中，从与离散沟道区域806的长度正交的横截面透视图来看，如图8b中所描绘的，所述一对非离散源极或漏极区域810/812中的每个在形状上是大致矩形的，其带有底部渐缩部分和顶部顶点部分。然而，在其它实施例中，纳米线的源极或漏极区域810/812是相对较大但仍离散的非竖直融合的外延结构（诸如，与图4f-4j相关联而描述的凸块）。

根据本公开的实施例，并且如图8a和图8b中所描绘的，集成电路结构800进一步包括一对接触点814，每个接触点814在一对非离散源极或漏极区域810/812中的一个上。在一个此类实施例中，在竖直的意义上，每个接触点814完全围绕相应的非离散源极或漏极区域810/812。在另一方面，如图8b中所描绘的，非离散源极或漏极区域810/812的整个周界可能无法用于与接触点814接触，并且因而，接触点814仅部分地围绕非离散源极或漏极区域810/812。在未描绘的对照性实施例中，如沿着a-a’轴取得的非离散源极或漏极区域810/812的整个周界被接触点814围绕。根据本公开的实施例（虽然未描绘），如与图4j相关联而描述的，所述一对接触点814是非对称的一对接触点。

参考图8b和图8c，在单个统一的特征用作对于多个（在此情况下，3个）纳米线804以及更特定地对于不止一个离散沟道区域806的源极或漏极区域的意义上，非离散源极或漏极区域810/812是全域的。在实施例中，所述一对非离散源极或漏极区域810/812由与离散沟道区域806的半导体材料不同的半导体材料组成，例如，所述一对非离散源极或漏极区域810/812由硅锗组成，而离散沟道区域806由硅组成。在另一实施例中，所述一对非离散源极或漏极区域810/812由与离散沟道区域806的半导体材料相同或基本上相同的半导体材料组成，例如，所述一对非离散源极或漏极区域810/812和离散沟道区域806两者都由硅组成。

再次参考图8a，在实施例中，集成电路结构800进一步包括一对间隔物816。如所描绘的，所述一对间隔物816的外部部分可以与非离散源极或漏极区域810/812的部分重叠，从而提供在一对间隔物816底下的非离散源极或漏极区域810/812的“嵌入”部分。还如所描绘的，非离散源极或漏极区域810/812的嵌入部分可能并非在所述一对间隔物816的整体底下延伸。

衬底802可以由适合于集成电路结构制备的材料组成。在一个实施例中，衬底802包括由可以包括但不限于硅、锗、硅-锗或iii-v化合物半导体材料的材料的单晶组成的下部体衬底。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的上部绝缘体层在下部体衬底上。因而，结构800可以从起始的绝缘体上半导体衬底制备。备选地，结构800直接地由体衬底形成，并且局部氧化用于形成代替上述上部绝缘体层的电绝缘部分。在另一备选实施例中，结构800直接地从体衬底形成，并且掺杂被用于在其上形成电隔离的有源区域（诸如，纳米线）。在一个此类实施例中，第一纳米线（即，贴近衬底）呈ω-fet型结构的形式。

在实施例中，如下文中所描述的，纳米线804可被尺寸设置为引线或带，并且可以具有方形角或圆角。在实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料组成。在一个此类实施例中，纳米线是单晶。例如，对于硅纳米线804，单晶纳米线可以基于（100）全域取向（例如，采用z方向上的<100>平面）。如下文中所描述的，还可以考虑其它取向。在实施例中，从横截面透视图来看，纳米线804的尺寸处于纳米尺度。例如，在具体实施例中，纳米线804的最小尺寸小于大约20纳米。在实施例中，纳米线804由应变的材料组成，特定是在沟道区域806中。

参考图8c，在实施例中，沟道区域806中的每个具有宽度（wc）和高度（hc），宽度（wc）与高度（hc）大约相同。即，在两种情况下，沟道区域806在横截面剖面上都是方形的或圆形的（如果拐角是圆形的话）。在另一方面，诸如对于如通篇所描述的纳米带的情况，沟道区域的宽度和高度不需要相同。

在另一方面，提供制备鳍/纳米线集成电路结构的纳米线部分的方法。例如，图9a-9e图示表示根据本公开的实施例的制备鳍/纳米线结构的纳米线部分的方法中的各种操作的三维横截面视图。

制备纳米线集成电路结构的方法可以包括在衬底上方形成纳米线。在示出两个硅纳米线的形成的具体示例中，图9a图示衬底902（例如，由体衬底硅衬底902a与其上的绝缘二氧化硅层902b组成），衬底902在其上具有硅层904/硅锗层906/硅层908堆叠。要理解的是，在另一实施例中，硅锗层/硅层/硅锗层堆叠可以用于最终形成两个硅锗纳米线。

参考图9b，硅层904/硅锗层906/硅层908堆叠的一部分以及二氧化硅层902b的顶部部分例如利用掩模和等离子体蚀刻工艺来图案化成鳍型结构910。要领会的是，出于说明性目的，对于图9b的蚀刻示出为形成两个硅纳米线前驱体部分。虽然为了便于说明，蚀刻示出为终止于底部隔离层内，但在本公开的实施例的上下文内，更复杂的堆叠被预期。例如，如与图7相关联而描述的，该工艺可以应用于纳米线/鳍堆叠。

该方法还可以包括在纳米线中形成沟道区域，该沟道区域具有长度和与长度正交的周界。在示出在两个硅纳米线之上形成三个栅极结构的具体示例中，图9c图示其上带有三个牺牲栅极912a、912b以及912c的鳍型结构910。在一个此类实施例中，三个牺牲栅极912a、912b以及912c由牺牲栅极氧化物层914和牺牲多晶硅栅极层916组成，牺牲栅极氧化物层914和牺牲多晶硅栅极层916经毯式沉积并且利用等离子体蚀刻工艺来图案化。

继图案化以形成三个牺牲栅极912a、912b以及912c之后，可以在三个牺牲栅极912a、912b以及912c的侧壁上形成间隔物，可以执行掺杂（例如，尖端（tip）和/或源极和漏极型掺杂），并且可以形成层间介电层以覆盖三个牺牲栅极912a、912b以及912c。可以对层间介电层进行抛光以使三个牺牲栅极912a、912b以及912c暴露，以便进行栅极替换或后栅极工艺。

参考图9d，移除三个牺牲栅极912a、912b以及912c，使得间隔物918和层间介电层920的一部分保留。另外，在原先被三个牺牲栅极912a、912b以及912c覆盖的区域中，移除硅锗层906的部分和鳍结构910的绝缘二氧化硅层902b的部分。如图9d中所描绘的，硅层904和908的离散部分因而保留。

在一个实施例中，图9d中所示出的硅层904和908的离散部分将最后成为基于纳米线的器件中的沟道区域。因而，在图9d中所描绘的工艺阶段，可以执行沟道设计或调节。例如，在一个实施例中，图9d中所示出的硅层904和908的离散部分使用氧化和蚀刻工艺来减薄。可以在通过对硅锗层906进行蚀刻而使引线分离的同时，执行此类蚀刻工艺。因此，由硅层904和908形成的初始引线起初较厚并且减薄至适合于纳米线器件中的沟道区域的大小，而与器件的源极和漏极区域的大小设置无关。因而，在实施例中，形成沟道区域包括移除纳米线的一部分，并且所得的源极和漏极区域周界（在下文中描述）大于所得的沟道区域周界。

根据本公开的实施例，继从原先被三个牺牲栅极912a、912b以及912c覆盖的区域移除三个牺牲栅极912a、912b以及912c并且移除硅锗层906的部分和鳍结构910的绝缘二氧化硅层902b的部分之后，执行提供具有削减沟道结构的栅极全环绕式集成电路结构的制备工艺，其示例在上文中与图3相关联地被描述。例如，在一个实施例中，纳米线904是沟道区域中的氧化纳米线。在一个实施例中，氧化纳米线在其上包括氧化催化剂层。

该方法还可以包括形成围绕沟道区域的整个周界的栅极电极堆叠。在示出在两个硅纳米线之上形成三个栅极结构的具体示例中，图9e图示继在间隔物918中间沉积栅极介电层922（诸如，高k栅极介电层）和栅极电极层924（诸如，金属栅极电极层）并且随后进行抛光之后的结构。即，栅极结构形成于图9d的沟槽921中。另外，图9e描绘在形成永久栅极堆叠之后随后移除层间介电层920的结果。在被图9d中所描绘的层间介电层920的部分原先覆盖的区域中，也移除硅锗层906的部分和鳍结构910的绝缘二氧化硅层902b的部分。如图9e中所描绘的，硅层904和908的离散部分因而保留。

该方法还可以包括在沟道区域的任一侧上在纳米线中形成一对源极和漏极区域，源极和漏极区域中的每个具有与沟道区域的长度正交的周界。具体地，在一个实施例中，图9e中所示出的硅层904和908的离散部分最后将成为基于纳米线的器件中的源极和漏极区域的至少一部分。在一个此类实施例中，通过使外延材料环绕现有的纳米线904和908融合而形成外延源极或漏极结构。在另一实施例中，将外延源极或漏极结构嵌入，例如，移除纳米线904和908的部分，并且然后执行源极或漏极（s/d）生长。在后一种情况下，根据本公开的实施例，此类外延源极或漏极结构可以如与图8a和图8b相关联而例示那样是非离散的，或可以如与图4j相关联而例示那样是离散的。在任一种情况下，在一个实施例中，源极或漏极结构都是n型外延源极或漏极结构，两者都包括磷掺杂物杂质原子。

该方法可以随后包括形成一对接触点，一对接触点中的第一个接触点完全或几乎完全围绕源极区域的周界，并且一对接触点中的第二个接触点完全或几乎完全围绕漏极区域的周界。在实施例中，诸如与图4j相关联而描述的，所述一对接触点是非对称的一对源极和漏极接触点结构。在其它实施例中，所述一对接触点是对称的一对源极和漏极接触点结构。具体地，继外延生长之后，在图9e的沟槽925中形成接触点。可以首先使沟槽中的一个沟槽比沟槽中的另一个沟槽更进一步凹陷。在实施例中，接触点由金属物质形成。在一个此类实施例中，该金属物质通过共形地沉积接触点金属并且然后填充任何保留的沟槽容积而形成。沉积的共形方面可以通过使用化学气相沉积（cvd）、原子层沉积（ald）或金属回流而执行。

在实施例中，如通篇所描述的，集成电路结构包括带有对应的一个或多个上覆纳米线结构的非平面式器件（诸如但不限于finfet或三栅极器件）。在此类实施例中，对应的半导体型沟道区域由三维体组成或形成于三维体中，该三维体带有覆于三维体之上的一个或多个离散纳米线沟道部分。在一个此类实施例中，栅极结构至少围绕三维体的顶表面和一对侧壁，并且进一步围绕一个或多个离散纳米线沟道部分中的每个。

在实施例中，如通篇所描述的，衬底可以由能够承受制造工艺并且电荷能够在其中迁移的半导体材料组成。在实施例中，衬底是由掺杂有电荷载流子（诸如，但不限于磷、砷、硼或其组合）以形成有源区域的晶体硅、硅/锗或锗层组成的体衬底。在一个实施例中，体衬底中的硅原子的浓度大于97%。在另一实施例中，体衬底由在截然不同的晶体衬底的顶上生长的外延层（例如，在硼掺杂型硅单晶体衬底的顶上生长的硅外延层）组成。体衬底可以备选地由iii-v族材料组成。在实施例中，体衬底由iii-v材料（诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合）组成。在一个实施例中，体衬底由iii-v材料组成，并且电荷载流子掺杂物杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。

在实施例中，如通篇所描述的，沟槽隔离层可以由适合于最终使永久栅极结构的部分与底层体衬底电隔离或有助于该隔离或使形成于底层体衬底内的有源区域隔离（诸如，使鳍有源区域隔离）的材料组成。例如，在一个实施例中，沟槽隔离层由介电材料（诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂型氮化硅）组成。

在实施例中，如通篇所描述的，自对准栅极端帽隔离结构可以由适合于最终使永久栅极结构的部分彼此电隔离或有助于该隔离的一种或多种材料组成。示范性材料或材料组合包括诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂型氮化硅之类的单种材料结构。其它示范性材料或材料组合包括具有二氧化硅、氮氧化硅、氮化硅或碳掺杂型氮化硅的下部部分和更高介电常数材料（诸如，氧化铪）的上部部分的多层式堆叠。

本文中所公开的实施例可以用于制造多种多样的不同类型的集成电路和/或微电子器件。此类集成电路的示例包括但不限于处理器、芯片组构件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可以制造半导体存储器。此外，可以在本领域中已知的多种多样的电子器件中使用集成电路或其它微电子器件。例如，在计算机系统（例如，桌面型计算机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等等中。集成电路可以与系统中的总线和其它构件耦合。例如，处理器可以通过一个或多个总线而耦合到存储器、芯片组等等。处理器、存储器以及芯片组中的每个可以潜在地使用本文中所公开的途径来制造。

图10图示根据本公开的实施例的一个实现的计算装置1000。计算装置1000容纳板1002。板1002可以包括多个构件，所述多个构件包括但不限于处理器1004和至少一个通信芯片1006。处理器1004物理地并且电气地耦合到板1002。在一些实现中，至少一个通信芯片1006也物理地并且电气地耦合到板1002。在另外的实现中，通信芯片1006是处理器1004的一部分。

取决于它的应用，计算装置1000可以包括可能物理地并且电气地耦合到或可能未物理地并且电气地耦合到板1002的其它构件。这些其它构件包括但不限于易失性存储器（例如，dram）、非易失性存储器（例如，rom）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（gps）装置、罗盘、加速度计、陀螺仪、扬声器、相机以及海量存储装置（诸如，硬盘驱动装置、紧致盘（cd）、数字通用盘（dvd）等等）。

通信芯片1006能够实现用于数据往返于计算装置1000的传递的无线通信。术语“无线”及其派生词可以用于描述可以通过使用穿过非固体介质的调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语不暗示相关联的装置不包含任何引线，尽管在一些实施例中，相关联的装置可能不包含任何引线。通信芯片1006可以实施多个无线标准或协议中的任何无线标准或协议，所述无线标准或协议包括但不限于wi-fi（ieee802.11系列）、wimax（ieee802.16系列）、ieee802.20、长期演进（lte）、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物，以及指定为3g、4g、5g以及更高之类的任何其它无线协议。计算装置1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以致力于较短程无线通信（诸如，wi-fi和蓝牙），并且第二通信芯片1006可以致力于较长程无线通信（诸如，gps、edge、gprs、cdma、wimax、lte、ev-do及其它）。

计算装置1000的处理器1004包括封装于处理器1004内的集成电路管芯。处理器1004的集成电路管芯可以包括一个或多个结构（诸如，具有根据本公开的实施例的实现而构建的削减沟道结构的栅极全环绕式集成电路结构）。术语“处理器”可以指这样的任何装置或装置的任何部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据。

通信芯片1006还包括封装于通信芯片1006内的集成电路管芯。通信芯片1006的集成电路管芯可以包括一个或多个结构（诸如，具有根据本公开的实施例的实现而构建的削减沟道结构的栅极全环绕式集成电路结构）。

在另外的实现中，容纳于计算装置1000内的另一构件可以含有包括一个或多个结构（诸如，具有根据本公开的实施例的实现而构建的削减沟道结构的栅极全环绕式集成电路结构）的集成电路管芯。

在各种实现中，计算装置1000可以是膝上型计算机、上网本、笔记本型计算机、超级本、智能电话、平板、个人数字助理（pda）、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监测器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频记录仪。在另外的实现中，计算装置1000可以是处理数据的任何其它电子装置。

图11图示包括本公开的一个或多个实施例的插入器（interposer）1100。插入器1100是用于使第一衬底1102桥接到第二衬底1104的介入衬底。第一衬底1102可以是例如集成电路管芯。第二衬底1104可以是例如存储器模块、计算机母板或另一集成电路管芯。一般而言，插入器1100的目的是要使连接扩展到更宽间距或使连接重新路由到不同的连接。例如，插入器1100可以使集成电路管芯耦合到球栅阵列（bga）1106，球栅阵列（bga）1106接着能够耦合到第二衬底1104。在一些实施例中，第一和第二衬底1102/1104附接到插入器1100的相对侧。在其它实施例中，第一和第二衬底1102/1104附接到插入器1100的相同侧。并且，在另外的实施例中，三个或更多个衬底经由插入器1100来互连。

插入器1100可以由环氧树脂、玻璃纤维增强型环氧树脂、陶瓷材料或聚合物材料（诸如，聚酰亚胺）形成。在另外的实现中，插入器可以由可以包括供在半导体衬底中使用的上述相同材料（诸如，硅、锗以及其它iii-v族和iv族材料）的备选的刚性或柔性材料形成。

插入器可以包括金属互连1108和通孔1110，通孔1110包括但不限于硅通孔（tsv）1112。插入器1100可以进一步包括嵌入式器件1114，嵌入式器件1114包括无源器件和有源器件两者。此类器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器以及静电放电（esd）器件。更复杂的器件（诸如，射频（rf）器件、功率放大器、功率管理器件、天线、阵列、传感器以及mems器件）也可以形成于插入器1100上。根据本公开的实施例，本文中所公开的设备或工艺可以在插入器1100的制备中或在插入器1100中所包括的构件的制备中使用。

因而，本公开的实施例包括具有削减沟道结构的栅极全环绕式集成电路结构和制备具有削减沟道结构的栅极全环绕式集成电路结构的方法。

本公开实施例的所图示实现的上文中的描述（包括摘要中所描述的内容）不旨在为详尽的或将本公开限制于精确的所公开的形式。虽然出于说明性目的而在本文中描述本公开的具体实现和对于本公开的示例，但如相关领域技术人员将认识到的，在本公开的范围内，各种等同修改是可能的。

鉴于上文中的详细描述可以对本公开作出这些修改。下文中的权利要求中所使用的术语不应当解释为将本公开限制于说明书和权利要求中所公开的具体实现。而是，本公开的范围要完全由下文中的权利要求确定，权利要求要根据既定的权利要求阐释教义来解释。

示例实施例1：一种集成电路结构包括衬底上方的纳米线竖直布置。所述纳米线竖直布置具有在一个或多个氧化纳米线上方的一个或多个有源纳米线。栅极堆叠在所述纳米线竖直布置之上，并环绕所述一个或多个氧化纳米线。

示例实施例2：示例实施例1所述的集成电路结构，其中所述一个或多个氧化纳米线在其上具有氧化催化剂层。

示例实施例3：示例实施例2所述的集成电路结构，其中所述氧化催化剂层包括氧化铝。

示例实施例4：示例实施例1、2或3所述的集成电路结构，进一步包括在所述纳米线竖直布置末端的外延源极或漏极结构。

示例实施例5：示例实施例4所述的集成电路结构，其中所述外延源极或漏极结构是离散的外延源极或漏极结构。

示例实施例6：示例实施例4所述的集成电路结构，其中所述外延源极或漏极结构是非离散外延源极或漏极结构。

示例实施例7：示例实施例4、5或6所述的集成电路结构，其中所述栅极堆叠具有介电侧壁间隔物，并且所述外延源极或漏极结构是在所述栅极堆叠的所述介电侧壁间隔物下延伸的嵌入式外延源极或漏极结构。

示例实施例8：示例实施例4、5、6或7所述的集成电路结构，进一步包括：耦合到所述外延源极或漏极结构的一对导电接触点结构。

示例实施例9：示例实施例8所述的集成电路结构，其中所述一对导电接触点结构是非对称的一对导电接触点结构。

示例实施例10：示例实施例1、2、3、4、5、6、7、8或9所述的集成电路结构，其中所述纳米线竖直布置在鳍之上。

示例实施例11：示例实施例1、2、3、4、5、6、7、8、9或10所述的集成电路结构，其中所述栅极堆叠包括高k栅极介电层和金属栅极电极。

示例实施例12：一种集成电路结构包括在衬底上方的纳米线第一竖直布置和纳米线第二竖直布置。所述纳米线第一竖直布置具有比所述纳米线第二竖直布置更大数量的有源纳米线。所述纳米线第一和第二竖直布置具有共面的最上部纳米线和共面的最底部纳米线。所述纳米线第二竖直布置具有氧化的最底部纳米线。第一栅极堆叠在所述纳米线第一竖直布置之上。第二栅极堆叠在所述纳米线第二竖直布置之上，并环绕所述氧化的最底部纳米线。

示例实施例13：示例实施例12所述的集成电路结构，其中所述纳米线第一竖直布置的纳米线具有与所述纳米线第二竖直布置的纳米线的水平宽度相同的水平宽度。

示例实施例14：示例实施例12所述的集成电路结构，其中所述纳米线第一竖直布置的纳米线具有大于所述纳米线第二竖直布置的纳米线的水平宽度的水平宽度。

示例实施例15：示例实施例12所述的集成电路结构，其中所述纳米线第一竖直布置的纳米线具有小于所述纳米线第二竖直布置的纳米线的水平宽度的水平宽度。

示例实施例16：示例实施例12、13、14或15所述的集成电路结构，进一步包括：在所述纳米线第一竖直布置末端的第一外延源极或漏极结构；以及在所述纳米线第二竖直布置末端的第二外延源极或漏极结构。

示例实施例17：示例实施例16所述的集成电路结构，其中所述第一和第二外延源极或漏极结构是离散的第一和第二外延源极或漏极结构。

示例实施例18：示例实施例16所述的集成电路结构，其中所述第一和第二外延源极或漏极结构是非离散第一和第二外延源极或漏极结构。

示例实施例19：示例实施例16、17或18所述的集成电路结构，其中所述第一栅极堆叠具有介电侧壁间隔物，并且所述第一外延源极或漏极结构是在所述第一栅极堆叠的所述介电侧壁间隔物下延伸的第一嵌入式外延源极或漏极结构，并且其中所述第二栅极堆叠具有介电侧壁间隔物，并且所述第二外延源极或漏极结构是在所述第二栅极堆叠的所述介电侧壁间隔物下延伸的第二嵌入式外延源极或漏极结构。

示例实施例20：示例实施例16、17、18或19所述的集成电路结构，进一步包括：耦合到所述第一外延源极或漏极结构的第一对导电接触点结构；以及耦合到所述第二外延源极或漏极结构的第二对导电接触点结构。

示例实施例21：示例实施例12、13、14、15、16、17、18、19或20所述的集成电路结构，其中所述纳米线第一竖直布置在第一鳍之上，并且所述纳米线第二竖直布置在第二鳍之上。

示例实施例22：示例实施例12、13、14、15、16、17、18、19、20或21所述的集成电路结构，进一步包括：栅极端盖隔离结构，所述栅极端盖隔离结构在所述第一栅极堆叠和所述第二栅极堆叠之间并与所述第一栅极堆叠和所述第二栅极堆叠接触。

示例实施例23：示例实施例12、13、14、15、16、17、18、19、20、21或22所述的集成电路结构，其中所述第一和第二栅极堆叠各包括高k栅极介电层和金属栅极电极。

示例实施例24：一种制造集成电路结构的方法包括：在衬底上方形成有源纳米线竖直布置；氧化所述有源纳米线竖直布置的一个或多个最底部纳米线，但不氧化所述有源纳米线竖直布置的一个或多个最上部纳米线；以及在所述氧化的一个或多个最底部纳米线周围和所述一个或多个最上部纳米线周围形成栅极堆叠。

示例实施例25：实施例24所述的方法，其中氧化所述有源纳米线竖直布置的所述一个或多个最底部纳米线包括首先在所述一个或多个最底部纳米线上形成氧化催化剂层。