预成形填锡沟槽导线架及其封装元件的制作方法

本实用新型涉及一种导线架及封装元件，特别是涉及一种预成形导线架及其封装元件。

背景技术：

现有利用四方扁平无外引脚(QFN，quad flat no-lead)封装的半导体封装结构，由于QFN的引脚没有向外延伸，因此，该设计可大幅减小半导体封装结构的尺寸。然而，也因为没有向外延伸的引脚，因此，当要将此半导体封装结构应用于后续与其它电路板焊接时，用于焊接的焊料一般也较难从所述引脚的底面经由回焊(reflow)爬升至所述引脚的侧面。然而，由于该半导体封装结构与电路板连接的机械强度与焊料及引脚的接触面积有极大的关系，且当该焊料无法自引脚的侧面显露时，于制程过程也无从直接从外观检测得知引脚与焊料的焊接状况，而增加了检测的难度。

参阅图1，为了让焊料更易于在引脚外露的边缘回焊(reflow)，增加引脚与焊料的接触面积，以提升焊接的强度及可靠度，以及可便于目视确认封装元件的引脚与焊料的焊接品质，美国第2016/0148877A1早期公开号专利案，揭示利用将半导体元件于导线架打线封装完成后，利用两次切割的方式，先以一较宽的切割刀切割导线架的引脚12，而于引脚12(图1仅显示其中一个引脚12)的底面121形成一凹槽13，接着，于该引脚12与该凹槽13上形成一层电镀层14，最后，再以另一较窄的切割刀将该引脚12切断，而使QFN封装元件经切割后外露的引脚12的侧面122产生一断差结构15。因此，当将该QFN封装元件与其它电路板(图未式)经由焊料连接时，可借由该断差结构15让焊料易于从引脚12的底面回焊至侧面。然而，此方式须于封装后再进行两次切割方可达成，但是，多次切割不仅耗时且易损耗切割刀具而增加了制程成本，且因为导线架一般是由铜为材料构成，因此，切割时容易产生金属毛边，而在封装元件尺寸越来越小的前提下，残留的金属毛边容易会对相邻的引脚12造成影响，进而影响封装元件的可靠度。

技术实现要素：

本实用新型的目的在于提供一种预成形填锡沟槽导线架。

本实用新型的该预成形填锡沟槽导线架，包含预成形胶层、导线架，及焊料单元。

该预成形胶层由绝缘高分子材料构成，具有彼此反向的上表面、下表面、多个自该下表面朝向该上表面方向凹陷的吃锡凹槽、多条彼此纵横间隔交错排列的切割道，及多个由两两纵横相邻交错的切割道所定义出的晶片设置单元，每一个晶片设置单元具有中心区，及环围该中心区的外围区，每一个吃锡凹槽具有位于该切割道的第一区，及分别自该第一区的两端延伸至相邻的该晶片设置单元的该外围区的第二区。

该导线架由导电材料构成并嵌设于该预成形胶层，具有多条分别对应所述吃锡凹槽的引脚，每一条引脚具有接线面、两个底面，及连接该两个底面并朝向该预成形胶层的上表面方向凹陷的吃锡面，其中，该接线面是自其中一个晶片设置单元的外围区经由相邻的切割道延伸至相邻的其中另一个晶片设置单元的外围区，且该接线面会自该预成形胶层的上表面裸露并与该上表面共平面，该两个底面是自该接线面延伸并分别自两个相邻的晶片设置单元的下表面裸露并与该下表面共平面，且每一个吃锡面会自相应的吃锡凹槽对外露出。

该焊料单元具有多个焊料层，所述焊料层分别位于所述吃锡凹槽，且所述焊料层盖覆至少部分的吃锡面及自该吃锡凹槽裸露的该预成形胶层的表面。

较佳地，所述预成形填锡沟槽导线架，其中，所述焊料层至少覆盖对应位于该切割道的吃锡面及与该吃锡面相邻接的该预成形胶层的表面。

较佳地，所述预成形填锡沟槽导线架，其中，所述焊料层至少填覆该吃锡凹槽的体积的1/2。

较佳地，所述预成形填锡沟槽导线架，该导线架还包含多个晶片座，所述晶片座分别嵌设于所述晶片设置单元的所述中心区，并与所述引脚彼此成间距间隔，且每一个晶片座的顶面及其底面分别自该上表面及该下表面裸露，并与该上表面及该下表面共平面。

较佳地，所述预成形填锡沟槽导线架，所述晶片座的顶面及所述引脚的接线面还具有至少一层与所述引脚构成材料不同的导电镀层。

本实用新型的另一目的在于提供一种预成形填锡沟槽导线架封装元件。

本实用新型的该预成形填锡沟槽导线架封装元件，包含预成型胶层、导线架单元、焊料单元，及半导体晶片单元。

该预成形胶层由绝缘高分子材料构成，具有彼此反向的上表面、下表面、连接该上表面及该下表面的外周面，及多个各自独立并自该外周面贯通至该下表面的吃锡通孔，并定义该预成形胶层具有中心区及环围该中心区的外围区。

该导线架单元由导电材料构成并嵌设于该预成形胶层，具有多条彼此电性独立，嵌设于该外围区并对应所述吃锡通孔的引脚，每一条引脚具有自该上表面裸露并与该上表面共平面的接线面、自该接线面延伸并自该外周面裸露且与该外周面共平面的侧面、自该下表面裸露并与该下表面共平面的底面，及连接该侧面及该底面的吃锡面，且该吃锡面会自对应的吃锡通孔露出。

该焊料单元具有多个焊料层，且所述焊料层分别填置于所述吃锡通孔。

该半导体晶片单元具有设置于该预成形胶层的该中心区的半导体晶片，及多条令该半导体晶片与所述引脚的接线面电连接的导线。

较佳地，所述预成形填锡沟槽导线架封装元件，其中，该导线架单元还具有嵌设于该中心区的晶片座，该晶片座的顶面及其底面分别自相对应的该中心区的该上表面及该下表面裸露，并与该上表面及该下表面共平面，且该半导体晶片设置于该晶片座的顶面。

较佳地，所述预成形填锡沟槽导线架封装元件，其中，所述焊料层与所述引脚的接线面之间还有至少一层与所述引脚构成材料不同的导电镀层。

较佳地，所述预成形填锡沟槽导线架封装元件，还包含覆盖该半导体晶片单元及该上表面的封装胶层。

本实用新型的有益的效果在于：利用在引脚对应切割道的位置形成吃锡凹槽，并进一步在吃锡凹槽填置焊料层，因此，在切割过程，可利用所述焊料层包覆切割过程产生的金属毛边，避免产生金属毛边，并可利用焊料层增加引脚与预成形胶层的接着强度，此外，封装后的封装元件可借由该吃锡凹槽增加接触面积及可视面积，而更易于目视检测。

附图说明

图1是一流程示意图，说明利用图1的导线架进行芯片封装的封装结构；

图2是一侧俯视立体图，说明本实用新型预成形填锡沟槽导线架的一实施例；

图3是一仰视立体图，辅助说明该实施例的仰视图；

图4是一剖视立体图，说明沿图2中4-4割线的剖视结构；

图5至10是结构示意图，辅助说明该实施例于制作过程的结构示意图；

图11是一剖视示意图，说明利用该实施例进行封装后形成的封装元件半成品；

图12是一立体图，说明利用该实施例封装、切割而得的预成形填锡沟槽导线架封装元件；

图13是一剖视示意图，辅助说明图12；及

图14是一剖视示意图，说明该预成形填锡沟槽导线架还具有导电镀层的结构态样。

具体实施方式

下面结合附图及实施例对本实用新型进行详细说明。

在本实用新型被详细描述前，应当注意在以下的说明内容中，类似的组件是以相同的编号来表示。配合参阅图2至图4，图2是本实用新型预成形填锡沟槽导线架的一实施例的侧俯视立体图，图3是图2的背视立体图，图4是沿图2的4-4割线的剖视图。

该实施例包含一预成形胶层2、一导线架3，及一焊料单元4。

详细的说，该预成形胶层2由绝缘高分子材料构成，具有彼此反向的一上表面21、一下表面22，及多个自该下表面22朝向该上表面21方向凹陷的吃锡凹槽23。定义多条彼此纵横间隔交错排列的切割道24，以及多个由所述切割道24定义出的多个彼此间隔的晶片设置单元25。图2仅示意其中两个晶片设置单元25。其中，每一个晶片设置单元25是由两两纵横相邻交错的切割道24所定义，具有一中心区251，及一环围该中心区251的外围区252。且每一个吃锡凹槽23具有一位于该切割道24的第一区，及分别自该第一区的两端延伸至相邻的该晶片设置单元25的该外围区252的第二区。

要说明的是，所述吃锡凹槽23的孔径可以是一致，也可以是自该第一区的两端分别朝向该第二区渐缩，利用该第一区及第二区的孔径变化，可让所述吃锡凹槽23于邻近该第一区及第二区的交界处具有最大孔径，而得以让后续经由该预成形填锡沟槽导线架封装并切割而得的预成形填锡沟槽导线架封装元件，可得到具有最大开口的吃锡通孔。

该导线架3嵌设于该预成形胶层2，具有多个嵌设于该中心区251的晶片座31，及多条嵌设于该外围区252，与所述晶片座31成间隙设置且彼此电性独立的引脚32。该晶片座31与所述引脚32由相同的导电材料，例如：铜、铜系合金或铁镍合金等构成。

每一个晶片座31具有一可供半导体元件设置的顶面311，及一与该顶面311反向的底面312，该顶面311及该底面312分别自该预成形胶层2的该上表面21及该下表面22裸露并与该上表面21及该下表面22共平面。

所述引脚32分别对应该吃锡凹槽23位置设置。每一条引脚32具有一接线面321、两个底面322，及一吃锡面323。其中，该接线面321是自其中一个晶片设置单元25的外围区252经由相邻的切割道24延伸至相邻的其中另一个晶片设置单元25的外围区252，会自该上表面21裸露并与该上表面21共平面。该两个底面322是自该接线面321延伸并分别自两个相邻的晶片设置单元25的下表面22裸露并与该下表面22共平面。该吃锡面323会连接该两个底面322，并朝向该预成形胶层2的上表面21方向凹陷，且会自相应的吃锡凹槽23对外露出。

该焊料单元4具有多个焊料层41，所述焊料层41分别填置于所述吃锡凹槽23，且所述焊料层41分别盖覆至少部分的吃锡面323，以及自吃锡凹槽23裸露的该预成形胶层2的表面。具体实施时，所述焊料层41至少覆盖对应位于该切割道24的吃锡面323及与该吃锡面323相邻接的该预成形胶层2的表面。较佳地，所述焊料层41至少填覆该吃锡凹槽23的体积的1/2。

详细的说，所述焊料层41是由与后续封装用的焊锡材料相同或类似的含锡合金材料所构成，利用让焊料覆盖该吃锡面323及自吃锡凹槽23裸露的该预成形胶层2的表面，可让后续经由该预成形填锡沟槽导线架于半导体元件封装后的切割过程中，借由所述焊料层包覆切割过程产生的铜金属毛边，以避免切割后产生/残留金属毛边，并可借由所述焊料层41增加引脚32与预成形胶层2的接着强度，避免切割时因切割外力造成引脚32与预成形胶层2剥离。此外，封装后的封装元件于后续利用焊锡与电路板(图未示)连接时，可利用该焊料层41提升与焊料的亲和性，增加回焊(reflow)爬锡的程度，而更易于目视检测。

兹将前述该预成形填锡沟槽导线架的制法说明如下。

首先，参阅图5，提供一由可导电的材料，例如铜、铜合金或铁镍合金等构成的基片900，并于该基片900定义纵向及横向间隔排列且彼此相交的切割道24，及由两两纵横相邻且相交的切割道24共同定义，彼此间隔且呈阵列排列的晶片设置单元25。图5仅示意其中两个晶片设置单元25。

接着，进行第一次蚀刻制程。配合参阅图6、7，图6是蚀刻后的正面示意图，图7是蚀刻后的背面示意图。将该基片900不必要的部分蚀刻移除，而于所述晶片设置单元25的预定位置形成晶片座31，以及多条自所述切割道24延伸至相邻的晶片座31并与相应的该晶片座31成间距间隔的引脚半成品320。

接着，将经过第一次蚀刻制程的该基片900夹设于一模具(图未示)中，用模注方式灌入成形胶材，该成形胶材为选自绝缘的封装材料，如环氧树脂等，让该成形胶材填满经蚀刻后的该基片900的孔隙，并令该成形胶材固化后形成该预成形胶层2，即可得到如图8所示的导线架半成品。其中，图8为该导线架半成品的背面示意图。

然后，配合参阅图9，对该导线架半成品进行第二次蚀刻。即可得到如图9所示具有吃锡凹槽的预成型导线架。图9是蚀刻后的具有吃锡凹槽的预成型导线架的背视图。

详细的说，该第二次蚀刻步骤是自所述引脚半成品320的底面蚀刻，将所述引脚半成品320于对应位于所述切割道24位置及切割道24两侧的区域朝向所述引脚半成品320的顶面方向蚀刻，而形成所述吃锡凹槽23，并让蚀刻移除后残留的所述引脚半成品320形成所述引脚32，且所述引脚32会具有自相应的吃锡凹槽23对外裸露的吃锡面323。

最后，配合参阅图4、9、10，图10是图9的局部放大图。再于所述吃锡凹槽23填置焊料，形成覆盖所述引脚32的吃锡面323及该预成形胶层2自所述吃锡凹槽23露出的表面的焊料层41后，即可得到如图4所示的该预成形填锡沟槽导线架。

参阅图11，当利用前述该预成形填锡沟槽导线架进行半导体元件封装时，则是先将半导体晶片51设置于所述晶片座31的顶面311，接着再利用打线制程，形成让所述半导体晶片51与所述引脚32电连接的导线52，得到半导体晶片单元5。然后再利用一绝缘材料进行封装，形成一覆盖该半导体晶片单元5及该预成形胶层2上表面21的封装胶层6，得到如图11所示的封装元件半成品。

最后，再沿着所述切割道24进行切割(如箭头所示)，即可得到如图12所示的单片封装的预成形填锡沟槽导线架封装元件。

续配合参阅图11至13，图13是沿图12的13-13割线的剖视图。由于该预成形填锡沟槽导线架封装元件是沿着该预成形填锡沟槽导线架的切割道24切割而得，因此，切割后，该预成形填锡沟槽导线架封装元件的引脚32会产生一自该预成形胶层2的外周面26外露，且与该吃锡面323连接并与该外周面26共平面的侧面324。而所述吃锡凹槽23于切割后，则会形成多个各自独立并自该外周面26贯通至该下表面22的吃锡通孔27；而所述焊料层41则是填覆所述吃锡通孔27，及自该吃锡通孔27外露的该预成形胶层2的表面。

此外，要说明的是，当该导线架封装元件的尺寸较小，或散热性要求较低时，也可以不需具有该晶片座31，而是直接将该半导体晶片51设置在该预成形胶层2的该中心区251。

参阅图14，于一些实施例中，也可以在形成如图9所示的具有吃锡凹槽的预成型导线架后，先进行镀膜制程，于所述晶片座31及所述引脚32外露的表面再形成一层或多层的导电镀层7(图14是以一层导电镀层7为例说明)，然后再于所述吃锡凹槽23填置焊料，形成焊料层41。该导电镀层7与所述引脚32构成材料不同，可以是金属或合金，例如镍、钯、银或金等金属或合金，利用该导电镀层7可辅助焊料与所述引脚32的湿润性，增加焊料层41与引脚32的接着，并可加强该预成型导线架与后续封装的高分子绝缘封装材料以及与所述导线52的密着或可靠性。

综上所述，本实用新型利用于该预成形填锡沟槽导线架形成吃锡凹槽23，并于所述吃锡凹槽23预先填置焊料层41。因此，当利用该预成形填锡沟槽导线架进行半导体元件封装，而于封装后切单的过程中借由所述焊料层41包覆切割过程产生的铜金属毛边，而避免切割后产生/残留的金属毛边问题，并可借由焊料层41增加引脚32与预成形胶层2的接着强度，降低切割时因切割外力造成引脚32与预成形胶层2剥离的缺点。此外，封装、切单后的封装元件于后续利用焊锡与电路板(图未示)连接时，可利用该焊料层41提升与焊料的亲和性，增加回焊(reflow)爬锡的程度，除了可增加焊料与所述引脚32的接触面积外还可更易于目视检测，所以确实能达成本实用新型的目的。